スーパースカラー
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スーパースカラーのパイプライン概念図

CRAY T3E 並列コンピュータのプロセッサ基板。4個のスーパースカラー Alpha プロセッサを搭載

スーパースカラー(superscalar，スーパースケーラ)とは、プロセッサのマイクロアーキテクチャにおける用語で、複数の命令を同時にフェッチし、複数の同種のあるいは異種の実行ユニットを並列に動作させ[1]、プログラムの持つ命令レベルの並列性を利用して性能の向上を図るアーキテクチャである。

概要

スーパースカラプロセッサは、単一のプロセッサ内で命令レベルの並列性と呼ばれる、ある一種の並列処理の形式を実装するCPUである。クロックサイクル毎に最大で1つの命令しか実行できないスカラプロセッサとは対照的に、スーパースカラプロセッサは、プロセッサ上の複数の異なる実行ユニットに複数の命令を同時にディスパッチすることにより、1クロックサイクル中に複数の命令を実行できる。したがって、既定のクロックレートで(普通)可能なスループットよりも多くのスループット（単位時間のうちに実行できる命令の数）が可能になる。各実行ユニットは、個別のプロセッサ（あるいはマルチコアプロセッサの場合個別のコア）ではなく、単一CPU内の算術論理演算ユニットなどのような実行リソースである。

歴史

1965年のシーモア・クレイが設計したCDC 6600が、最初のスーパースカラー設計のマシンと言われている。

商用のシングルチップのスーパースカラーマイクロプロセッサは、Intel i960CA（1988年）と AMD 29000シリーズの 29050 (1990年）が最初である。RISC型CPUの設計ではコアが単純であったため、当時の設計ルールの細かさでもワンチップに複数の実行ユニット（ALUなど）を搭載でき、スーパースカラーを実現できたのである。このため、1980年代から1990年代にかけての時期に RISC が CISC に対して性能的に優位に立った。一部の低消費電力の組み込み向けプロセッサを除いて、1998年以降に開発された汎用プロセッサは基本的に全てスーパースカラーである。

現在パーソナルコンピュータでデファクトスタンダードとなっているx86アーキテクチャでは、1993年のPentiumで2実行ユニットのインオーダ実行型のスーパースカラーを実現し、その後の”P6″（Pentium Pro と Pentium II）以降で3実行ユニットのアウトオブオーダ実行型スーパースカラーに発展した。2008年現在のIA-32アーキテクチャは単一コア当り5実行ユニットのアウトオブオーダ実行型スーパースカラーで、平均IPCは3以上を達成している。

スカラーからスーパースカラーへ

最も単純なプロセッサアーキテクチャをスカラープロセッサと呼ぶ。スカラープロセッサでは、各命令で1つか2つのデータを一度に扱う。一方、ベクタープロセッサでは同時に多数のデータを扱う。これは数学におけるスカラーとベクトルの違いに似ている。スーパースカラープロセッサはこれらの中間と言える。各命令は1つのデータを扱うが、CPU内に複数の実行ユニットがあるため、それぞれ別のデータを扱う複数の命令を同時並列的に実行可能となる。

スーパースカラーCPUの設計では、複数存在する実行ユニットを常に働かせておくために、命令の分配機構が重要である。実装される実行ユニット数が増えるにつれ、その重要性は増している。初期のスーパースカラー型CPUには、2つのALUと1つのFPUが搭載されていたが、最近の PowerPC 970 では4つのALUと2つのFPUと2つのSIMDユニットが搭載されている。分配機構が効率的でない場合、これらの実行ユニットに連続して命令を供給することができず、システムの性能は全体として低くなる。

スーパースカラープロセッサの実行効率はサイクル当たりの実行命令数で表される。ただし、サイクル当たりの実行命令数が大きいからといって、常にスーパースカラーだとは限らない。パイプライン型CPUやマルチコアCPUも同様の性能を示すが、方式は異なる。

スーパースカラー型CPUでは、分配機構がメモリから命令群を読み込み、そこから並列に実行できる命令を選択し、実行ユニット群にそれらを供給する。従って、スーパースカラープロセッサはパイプラインが複数あって、各パイプラインが1つの命令スレッドを実行していると見なすこともできる。

限界

スーパースカラー技法による性能向上は、以下の2つによって制限される。

命令列の本質的な並列性の度合い。つまり、命令レベルの並列性の制約。

命令間の依存関係チェックロジックと分配機構が命令選択にかけられる時間の制約と機構自体の複雑さ。

既存のバイナリの実行プログラムの持つ並列性にはばらつきがある。ものによっては命令間の依存が全く無く、常に並列に実行可能なこともある。逆に依存関係が多く、並列性がほとんどない場合もある。例えば、a = b + c; d = e + f という命令列は依存関係がないため、並列に実行可能である。しかし、a = b + c; b = e + f という命令列は依存関係があるため、並列に実行することはできない。

同時に実行可能な命令数が増えると、依存関係をチェックするコストも急激に増大する。また、そのチェックをCPUのクロックに合わせて実行時に行わなければならないという事実が事態をさらに悪化させる。研究によれば、命令の種類を n、同時実行可能な命令数を k としたとき、依存関係チェックの回路規模は
n
k
{\displaystyle n^{k}}、時間は
k
2
log
⁡
n
{\displaystyle k^{2}\log n} かかるとされている。数学的には、この問題は順列における組合せ数学の問題である。

たとえ命令列に依存関係がないとしても、スーパースカラー型CPUは常に依存関係のチェックを行う。さもなくば、依存関係の検出に失敗し、不正な結果を得ることになる。

半導体プロセス技術がどれだけ進化して、スイッチ速度が高速化しても、以上のような問題によって同時に実行可能な実際の命令数には限界が生じる。プロセス技術の進化によって実行ユニット（ALUなど）の数が増えても、依存関係チェックのための論理回路の規模の増大が急激であるため、実現可能な規模は制限される。また、たとえ依存関係チェックを無限に素早く実行できたとしても、命令列の本質的な並列性によって性能向上に限界が生じる。

類似技法

このような限界があることから、他の性能向上技法の探求が行われた。例えば、VLIW、EPICアーキテクチャ、同時マルチスレッディング (SMT)、マルチコアなどである。

VLIW では、依存関係チェックを実行時にハードウェアで行うのではなく、コンパイラで行う。スーパースカラー設計では数ナノ秒で行わなければならないが、コンパイラではその制限はない。また、マルチコアとマルチスレッド・コンパイラの組合せでも同様である。EPICアーキテクチャも VLIW に似ている。

同時マルチスレッディング (SMT) はスーパースカラー型CPUの全体効率を向上させる技法である。SMT では複数の独立したスレッドを同時に実行することで、実行ユニットの稼働効率を向上させる。

マルチコアCPUは、個々のコアが1つのスレッドを実行する独立したプロセッサとなっている（通常、キャッシュを共有している）。

これらの技法は排他的なものではない。従って、マルチコアCPUの各コアがスーパースカラーであっても構わない。

脚注

^ “super-scalar organization in which multiple execution units operate essentially independently.” AMD. (2020). Software Optimization Guide for AMD EPYC™ 7003 Processors. rev. 3.00.
関連項目
アウト・オブ・オーダー実行
投機的実行/積極的実行
EPICアーキテクチャ
スーパーパイプライン
同時マルチスレッディング
パイプライン処理
参考文献

出典は列挙するだけでなく、脚注などを用いてどの記述の情報源であるかを明記してください。 記事の信頼性向上にご協力をお願いいたします。（2023年1月）
マイク・ジョンソン著、村上和彰監訳、『スーパスカラ・プロセッサ- マイクロプロセッサ設計における定量的アプローチ -』、日経BP社、ISBN 4-8227-1002-5 （原著 Mike Johnson, Superscalar Microprocessor Design, Prentice-Hall, 1991, ISBN 0-13-875634-1）
Sorin Cotofana, Stamatis Vassiliadis, “On the Design Complexity of the Issue Logic of Superscalar Machines”, EUROMICRO 1998: 10277-10284
Steven McGeady, “The 1960CA SuperScalar Implementation of the 80960 Architecture”, IEEE 1990, pp. 232-240
Steven McGeady, et al., “Performance Enhancements in the Superscalar i960MM Embedded Microprocessor,” ACM Proceedings of the 1991 Conference on Computer Architecture (Compcon), 1991, pp. 4-7
外部リンク
Eager Execution / Dual Path / Multiple Path by Mark Smotherman
表話編歴
CPUテクノロジー
表話編歴
並列計算
カテゴリ: スーパースカラー・マイクロプロセッサコンピュータアーキテクチャCPU並列コンピューティング
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MIPSアーキテクチャ
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MIPSアーキテクチャ
開発者 ミップス・コンピュータシステムズ
ビット数 64ビット (32→64)
発表 1981年
デザイン RISC
タイプ レジスタ – レジスタ
エンコード 固定
ブランチ 条件レジスタ
エンディアン バイ
拡張 MDMX, MIPS-3D
レジスタ
汎用 31本 （32本中、『R0』は常に0 なので除く）
浮動小数点 32本 （32ビットでは2本で倍精度を表す）

MIPSアーキテクチャは、ミップス・コンピュータシステムズ（現ミップス・テクノロジーズ）が開発したRISCマイクロプロセッサの命令セット・アーキテクチャ (ISA) である。

概要

MIPSは “Microprocessor without Interlocked Pipeline Stages”（(命令)パイプラインのステージに「インターロックされたステージ」がないマイクロプロセッサ）に由来しており、R2000の頃のマイクロアーキテクチャの特徴からの命名である（が、その後そのような特徴が薄れていったのも、他のRISCと同様である）。

MIPS値にも掛けている。

当初は32ビット幅のレジスタとデータバスを持つ32ビットの構成だったが、後に64ビットに拡張された。

MIPSアーキテクチャには下位互換のある複数の命令セットが存在する。

それぞれ、MIPS I、MIPS II、MIPS III、MIPS IV、MIPS 32、MIPS 64 と称する。

現行版は MIPS 32（32ビット実装）と MIPS 64（64ビット実装）である[1][2]。MIPS 32 と MIPS 64では命令セットだけでなく制御レジスタについても定義している。

いくつかのアドオン拡張も用意されている。

例えば、MIPS-3D は、3Dタスクで一般的な処理を行うための浮動小数点SIMD命令のシンプルなセットである[3]。

また、MDMX (MaDMaX) は、より広範な整数SIMD命令セットで、64ビット浮動小数点レジスタを流用する。

その他、MIPS16e は命令列を圧縮してプログラム格納域を小さくするための拡張である (ARMアーキテクチャのThumbエンコーディングに対抗したもの) [4]。

また、MIPS MT は、米インテル社がハイパースレッディング・テクノロジーとして普及させた技術と同等の、マルチスレッディングに適した拡張である[5]。

命令セットが非常にきれいなので、アメリカ合衆国ではコンピュータ・アーキテクチャを学校で教えるときに教材としてMIPSアーキテクチャを使うことが多い[6]。

MIPSのデザインは、もうひとつの初期のRISCであるバークレーRISC（en:Berkeley RISC）と共に、後発のRISCに影響を及ぼした。

MIPSプロセッサは、SGIのコンピュータ製品群に使われていた。

日本では、ソニーのNEWSや日本電気 (NEC) のEWS4800で使われた。

また、米DEC社は、ごく短期間だけMIPSを使ったワークステーションを製品化していた[注 1]。

また、機器組み込み分野で成功し、Windows CE製品、シスコシステムズのルーター、プリンタのエンジンなどに使われた。

ゲーム機分野でも成功を収め、NINTENDO 64、ソニー・コンピュータエンタテインメントのPlayStation、PlayStation 2、PlayStation Portable、PlayStation 3 (CECHA00/CECHB00 モデルのみ)でもMIPSアーキテクチャのプロセッサが使われた。

1990年代後半、RISCマイクロプロセッサの出荷個数ベースで3分の1がMIPSアーキテクチャの製品だったと見積もられている[7]。

歴史

RISCの先駆者

1981年、スタンフォード大学のジョン・L・ヘネシー率いるチームは、後に最初のMIPSプロセッサを生むプロジェクトを開始した。

基本コンセプトは、命令パイプラインを深くすることで劇的に性能を向上させることである。

IBM 801 などの研究や先例でこの手法はよく知られていたが、その可能性が完全に解明されていなかった。

一般にプロセッサは、命令デコーダ、演算論理装置 (ALU)、メモリとやりとりするロード/ストア・ユニットといった部分で構成されている。

パイプライン化されていない従来の「マイクロプロセッサの」設計では、1つの命令の処理を（ほぼ）完了させないと次の命令の処理を開始できず、内部ではほとんどの時間を処理に関与せずに待機するだけの回路が多くなる。

これに対して「従来のマイクロプロセッサ」ではない、例えば1960年代のIBM 7030の頃には実現されていた命令パイプライン方式では、1つの命令の処理過程を複数のステージ（段階）に分割し、各ステージを順次、次のサブユニットに送って、複数のサブユニットがオーバラップして動作できるようにする。

1つ目の命令の最初のステージの処理が終わると、次のステージの処理へ引き継がれると同時に、2つ目の命令の最初のステージの処理が平行して実行される。

3つ目の命令が入ると1つ目の命令は3ステージ先、2つ目の命令は2ステージ先、3つ目の命令は最初のステージで、3つの処理が同時に行われる。

すべてが最も効率的に動けば、複数に分割した処理過程の内容に関わらず、1ステージの処理ごとに1つの命令が完了できることになる。

命令パイプラインでは、乗算・除算命令のように命令の実行に長い時間がかかる場合、パイプラインに次の命令を取り込むのを待つ必要がある。

この問題の解決策として、パイプラインの各ステージが処理中であることを示せるようにして、パイプラインをインターロックして、次の命令のステージが進行しないように止めなければならない。

これがストールである。

分岐命令を実行すると、後続の命令が途中のステージまで進行していたものを取り消さなければならず、ストールに加えて無駄となった処理時間分も加わる。

これらがインターロックのロスとなる[8]。

ストールが発生しインターロックがかかると命令パイプラインは足踏みするため、性能向上は望めないと考えられていた。

MIPSの設計上では、すべての命令を単純化して実行処理が1クロックサイクル内で完了するよう計画された。そうできればインターロックをなくすことができる。

このような設計にすることで掛け算や割り算などの複雑な命令が1つの命令では実行できなくなるが、単純な命令だけであれば、プロセッサに与えるクロックを高速にでき早く動作させて、性能が向上すると予想された。

また、インターロック回路を加えると半導体チップの面積（ダイサイズ）が増えて、クロックを上げることが困難になるため、クロックの高速化のためにはインターロックを排除することも必要だった。

複雑だが有用だった命令を排除することは議論の中心になった。

多くの人が「複雑な掛け算を単純な多くの足し算にして、どうして速度が向上するのか」と、この設計手法、そしてRISC一般の謳い文句に懐疑的で誇大広告だと言った。

しかし、これらの意見は、この設計における速度向上のポイントが命令の機能にあるのではなく、パイプラインにあるということを無視したものだった。

時間のかかる処理にまつわる問題は、ディレイスロットで一応解決された。

例えば、2クロックサイクルかかる命令があった場合、次の命令をディレイスロットとし、そこに、前の命令と依存関係の無い、つまり前の命令の結果を必要とせず、かつ前の命令に関わっているレジスタを使用しない命令を配置することで、パイプラインを止めないようにした。

これを実現するためには、プロセッサに与える命令列を生成するコンパイラが、あらかじめ各命令ごとのクロックサイクル数を把握して、可能な限りディレイスロットを有効な命令で埋めるようにする必要があった。

それでも大部分の命令は1クロックサイクルで実行できた。

また、コンパイラ技術の進展はディレイスロットの活用頻度を向上させた。

初期のMIPSと並び、RISCの典型であり代表とされるバークレーRISC（英語版）（SPARCへの影響が大きい）と比べると、サブルーチンコールの扱い方が大きく異なる。

バークレーRISCは頻繁に実行され性能への影響が大きいサブルーチンコールの性能向上を図るために、大きなレジスタファイルを持つと同時にレジスタ・ウィンドウというメカニズムを導入したが、それによってサブルーチンコールの入れ子段数が制限されている。

サブルーチンコールは、それぞれのルーチンで専用に用いるローカルのレジスタ群を必要とし、その割り当てをハードウェアでサポートするということはチップにさらなるリソースを必要とし、設計も複雑化することを意味する。

ヘネシーは、賢いコンパイラであればハードウェアでの実装に頼らずに使っていないレジスタを見つけ出すことができ、単にレジスタを有効利用できるだけでなく、あらゆるタスクの性能向上にも寄与すると考えた。

MIPSは最も典型的なRISCのひとつだとされる、というよりも、RISCの提唱者であるヘネシーとパターソンのそれぞれが設計した命令セット（命令セットアーキテクチャ）であるということを理由に、MIPSとバークレーRISCの設計が「典型的なRISC」だとされ、それらの特徴を以て「RISCの定義」だとされているためであり、「MIPSは最も典型的なRISC」だという言明はその逆になっている。

命令語のビット数を節約するために、命令数を抑えることで、命令フォーマット中のオペコード部として必要となるビット数を抑えている。

基本オペコードは、命令語32ビットの中の6ビットを使用し[9]、残りの部分の構成の違いにより数種類の分類がある。

命令語の残りの26ビットの部分について、26ビットの分岐先アドレスとする命令フォーマット、5ビットのフィールド4個で3つのレジスタとシフト値を指定し、残り6ビットを追加のオペコードとする命令フォーマット、2つのレジスタと16ビットの即値を指定する命令フォーマットがある。

このような設計で、実行すべき命令と必要なデータ（オペランド）を1サイクルでロードできるようになった

（正確には、必要なデータはレジスタの中にあるのであり、もし1サイクルで全てを揃えたいのなら特殊な技法が必要になる。

細かく言うと、「オペコードとオペランド指定子」を（1サイクルで32ビットをメモリからロードできるように他の部分が設計されていば）1サイクルでロードできる）。

最初のハードウェア

1984年、ヘネシーは、将来商業レベルとなる可能性のあるデザインを確立し、教え子、友人らとミップス・コンピュータシステムズを設立する。

1985年、彼らは、最初のデザインであるR2000を完成させた。

また、1988年には、それを進化させたR3000を完成させた。

これらの32ビットCPUによって、ミップス・コンピュータシステムズは、1980年代に基盤を築くことができた。

なお、これらの商用デザインにおいては、スタンフォード大学での学術研究的な設計方針とは異なり、ハードウェアにインターロック機構を装備し、掛け算も割り算もサポートしていた。

なぜなら、単にひとつのプログラムを実行するだけなら、上述のディレイスロットの考え方で何とかなるが、商用としてはマルチタスクや割り込みへの対応は必須であり、インターロック機構の付加は必然だったからである。

また、半導体プロセス技術の急速な進歩がそれを可能にしていった。

インターロック機構を備えたとしても、インターロックをなるべく発生させないコンパイラ技術は高速化に必須である。

これらのプロセッサは、SGI、DEC DECstation、ソニー NEWS、NEC EWS4800などに使われた。

これらの設計にはソフトウェアアーキテクトのアール・キリアンも参加している。

彼は後に MIPS III 64ビット命令セットを設計し、R4000のマイクロアーキテクチャ開発にも関わった[10][11]。

1991年、ミップス・コンピュータシステムズ社は、最初の64ビットマイクロプロセッサR4000をリリースした[注 2][8]。

R4000は仮想アドレスだけでなく仮想空間IDを格納できる進んだTLBを採用していた。

それによって頻繁なコンテキストスイッチの度にTLBをフラッシュする必要性をなくし、他の競合するアーキテクチャ（Pentium、PowerPC、Alpha）に対して劣っていたマイクロカーネル実装時の大きな性能問題を低減させることができた[12]。

しかし、ミップス社は、R4000を市場に提供しようとしたころ、財政危機に陥った。

そこで、当時のミップス社の最大の顧客であった米SGI社は、1992年にミップス社を買い取り、これによりMIPSアーキテクチャの存続が保証された。

こうしてミップス・コンピュータシステムズ社はSGIの子会社となり、社名もミップス・テクノロジーズと変更された。

アーキテクチャのライセンス供与

1990年初頭、ミップス・テクノロジーズ社は、プロセッサの設計をサードパーティーにライセンス供与しはじめた。

プロセッサ・コア、つまり主要な演算部分の単純さによって、これは「MIPSコア」として成功を収め、従来は同等のゲート数と価格のCISCプロセッサが占めていた様々な分野でMIPSコアが使われるようになった。

ゲート数と価格は密接な関係があり、CPUの価格はキャッシュメモリ領域を除けば、ゲート数とピン数でほぼ決まっていた。

サン・マイクロシステムズも追随してSPARCコアのライセンス供与を開始したが、成功したとは言い難い。

1990年代後半にはMIPSは機器組み込み用プロセッサ分野の勝者となっていた。

1997年、4800万個目のMIPSベースのチップが出荷され、MIPS CPUファミリはモトローラのMC68000ファミリを出荷個数で抜いた。

この成功により、SGI社はミップス・テクノロジーズを1998年にスピンオフさせた。

ミップス・テクノロジーズの収入の半分はライセンス料であり、残りはサードパーティーが生産するコアの設計から来ている。

1999年、ミップス・テクノロジーズ社はライセンス体系を整理し、32ビットのMIPS32（MIPS II にそれ以降の新規機能を追加したものだが、後に遅延分岐系のbranch likely は強い非推奨となり、将来の削除が予告された[13]）と64ビットのMIPS64（MIPS V ベース）に分けた。

このアナウンスと同時に、NEC、東芝、SiByte（後にブロードコムが買収）がMIPS64のライセンス供与を受けた。

フィリップス、LSIロジック、IDTもすでに参加している。

成功に成功が続き、MIPSはコンピュータに近い機器（ハンドヘルドコンピュータやセットトップボックスなど）の市場で最も使われているヘビー級CPUコアとなっている。

モトローラ社もセットトップボックスに自社のPowerPCではなくMIPSコアを採用した。

いくつかのベンチャー企業もミップス・テクノロジーズ社よりアーキテクチャ・ライセンスの供与を受けて参入してきた。

最初にMIPSプロセッサを設計したベンチャー企業はQuantum Effect Devicesだった。

MIPS社でR4300iを設計したチームはSandCraft（英語版）社を設立し、NEC向けにR5432を設計し、後にSR7100を作った。

これは、組み込み分野向けの最初のアウト・オブ・オーダー実行プロセッサである。

DECで最初にStrongARMを設計したチームはふたつのMIPS関連ベンチャーを設立した。

ひとつはSiByteでSB-1250というMIPSベースで最初のSystem-on-a-chip (SOC) を実現した製品を作った。

もうひとつのAlchemy SemiconductorはAu-1000という低電力のSOCを作った。

SiByteはブロードコムに買収された。

AlchemyはAMDに買収されたが、後にAMDはAlchemyをRaza Microelectronics (RMI) に売却した。

LexraはMIPSに似たアーキテクチャをベースにDSP機能を付加したチップをオーディオ機器市場向けに、マルチスレッド機能を付加したチップをネットワーク機器市場向けに出している。

LexraはMIPSからライセンス供与を受けていなかったため、MIPSとの間で2件の訴訟となった。

1件はLexraがMIPS互換であることを宣伝しないという条件ですぐさま解決した。

2件目は長引き、両社を疲弊させた。結局、ミップス・テクノロジーズがLexraに対してフリーライセンスと賠償金を払うことで決着した。

MIPSアーキテクチャを使ったマルチコアデバイスを構築することに特化した企業も2社登場している。

Raza Microelectronics, Inc. は低迷していたSandCraftから製品ラインを買い取り、通信およびネットワーク市場向けに8コアの製品を提供した。

Cavium Networks は元々はセキュリティ・プロセッサのベンダーだったが、こちらも同じ市場向けに8CPUコアを集積したデバイスを開発し、後に最大32コア版を開発している。両社ともに社内でコアを設計しており、MIPSからコア設計を買うのではなくアーキテクチャのライセンス供与だけを受けている。

デスクトップ市場を失う

MIPSプロセッサを使ったワークステーションシステムを製造していた企業として、SGI、ミップス・コンピュータシステムズ、Whitechapel Workstations、オリベッティ、Siemens-Nixdorf、エイサー、DEC、NEC、ソニー、DeskStation があった。

またMIPSアーキテクチャ上に移植されたオペレーティングシステムとして、SGIのIRIX、マイクロソフトのWindows NT（v4.0まで）、Windows CE、Linux、BSD、UNIX System V、QNX、ミップス自身のRISC/osなどがある。

1990年代初頭、インテルプロセッサベースのPCに対抗してMIPSプロセッサベースのコンピューティング環境を作るために、コンパック他多数の企業によって Advanced Computing Environment (ACE) というコンソーシアムが設立された。

当時、MIPSなどの強力なRISCプロセッサがインテルのIA-32アーキテクチャに取って代わるだろうという予測がなされていた。

マイクロソフトの Windows NT が当初、Alpha、MIPS、PowerPCなどのRISCアーキテクチャに対応したこともその予測を裏付ける形となった。

しかしインテルがPentiumクラスのCPUをリリースすると、マイクロソフトの Windows NT v4.0 では対応するアーキテクチャをIA-32とAlphaのみに絞った。

後にSGIがItaniumやIA-32アーキテクチャへの移行を決定すると、デスクトップ市場ではMIPSプロセッサはほぼ完全に姿を消した[14]。

組み込み市場

Ingenic JZ4725 は、MIPSベースのSoCの一例である。

1990年代を通して、MIPSアーキテクチャはコンピュータネットワーク、電気通信、アーケードゲーム、ゲーム機、プリンター、デジタルセットトップボックス、デジタルテレビ、DSLモデムやケーブルモデム、携帯情報端末といった組み込み市場で広く採用された。

MIPSの組み込み向け実装は低消費電力と低発熱を特徴とし、組み込み向けの開発ツールも充実しており、知識の蓄積もあることから、今も組み込み市場で人気を保っている。

組み込み市場向けの合成可能なコア

最近ではMIPSアーキテクチャはIPコアとして、組み込み用プロセッサの設計に使える形で利用されることが多い。

1999年の時点で、32ビットと64ビットの基本コアが提供されており、それぞれ MIPS32 4K と MIPS64 5K と呼ばれている。

それらのコアとFPU、SIMDシステム、各種I/Oデバイスなどを組み合わせてチップを設計できる。

MIPSコアは商業的に成功を収め、様々な機器で利用されている。

例えば、シスコシステムズやリンクシスなどのルーター、ケーブルモデム、ADSLモデム、ICカード、レーザープリンター、セットトップボックス、ロボット、ソニー・コンピュータエンタテインメントのPlayStation 2やPlayStation Portableなどで使われている。

携帯電話やPDAの分野では競合するARMアーキテクチャの座を奪うことはできなかった。

MIPSアーキテクチャの組み込み用プロセッサとして

IDT RC32438
ATI Xilleon
Alchemy Au1000/1100/1200
Broadcom Sentry5
RMI XLR7xx
Cavium Octeon CN30xx/CN31xx/CN36xx/CN38xx/CN5xxx
インフィニオン・テクノロジーズ EasyPort/Amazon/Danube/ADM5120/WildPass/INCA-IP/INCA-IP2
Microchip Technology PIC32
NEC EMMA/EMMA2/VR4181A/VR4121/VR4122/VR4181A/VR5432/VR5500
Oak Technologies Generation
PMC-Sierra RM11200
QuickLogic QuickMIPS ESP
東芝 Donau/TMPR492x/TX4925/TX9956/TX7901

などがある。

映像組み込みでの利用

2008年の時点で、MIPSはデジタルテレビで68%、DVDレコーダーで72%、Blu-Rayレコーダーで77%、ケーブルテレビのセットトップボックスで70%、IPテレビのセットトップボックスで77%のシェアがあり、動画のデコーダ・エンコーダを必要とする映像関係で広く使われている[15]。

MIPSベースのスーパーコンピュータ

MIPSアーキテクチャは超並列型のスーパーコンピュータにも採用された。

シリコングラフィックス (SGI) は1990年代前半からデスクトップ型のグラフィックス・ワークステーションだけでなく高性能計算市場にも注力するようになった。

R4400やR8000を使った Challenge シリーズというサーバシステムで成功を収め、後にR10000も採用している。

その後SGIはさらに強力なシステムの開発に注力するようになる。

R10000を採用した Origin 2000 はNUMA型で最大1024個のプロセッサを相互接続するものだった。

さらにそこからR14000やR16000を最大1024個構成できる Origin 3000 を開発。

しかし、SGIは2005年にIA-64アーキテクチャへの移行を決定し、MIPSベースのスーパーコンピュータの開発をやめた。

高性能計算のベンチャー企業SiCortexは、2007年にMIPSベースの超並列マシンを発表した。

MIPS64アーキテクチャをベースとし、カウツグラフのトポロジーを使って高性能インターコネクトでノードを相互接続する。

消費電力が小さく計算能力が高い。

計算ノードはMIPS64コアを8個集積したマルチコアであり、メモリコントローラ、DMAエンジン、ギガビット・イーサネット、PCI Express コントローラなどがシングルチップに集積されていて、消費電力はわずか10ワットでありながら、浮動小数点演算性能はピークで6GFLOPSとされている。

最大構成のSC5832はそのようなノードチップ972個で構成されており、MIPS64コアが5832個ある。ピーク性能は8.2テラFLOPSとされている。

龍芯
→詳細は「龍芯」を参照

龍芯は中国科学院が設計したMIPS互換のマイクロプロセッサであるが、当初はミップス・テクノロジーよりライセンスを受けていなかった。

そのマイクロアーキテクチャは中国が独自に設計したもので、初期の設計ではMIPSアーキテクチャにある4つの命令が実装されていなかった[16]。

2009年6月、中国科学院はミップス・テクノロジーズから直接、MIPS32およびMIPS64アーキテクチャのライセンス供与を受けた[17]。

2006年から各社が龍芯をベースとしたコンピュータをリリースしており、低消費電力のネットブックやネットトップもある[18][19]。

MIPS IV

MIPS IV は4番目のアーキテクチャである。MIPS III のスーパーセットであり、それまでの全てのアーキテクチャと互換性がある。MIPS IV は1994年のR8000で初めて実装された。MIPS IV で追加された点は次の通りである。

浮動小数点数のロード/ストア命令で「レジスタ + レジスタ」形式（インデックスつき）のアドレス指定を追加

単精度および倍精度の浮動小数点数の積和演算命令を追加

条件転送命令（整数レジスタと浮動小数点レジスタ）を追加

FPUの制御/ステータスレジスタに新たな条件ビットを追加し、全部で8ビットとした。

MIPS V

MIPS V は5番目のアーキテクチャで、1996年10月21日の Microprocessor Forum 1996 で発表された[20]。

主に3次元グラフィックスの性能向上を目的としている。

1990年代中ごろ、組み込み用途以外では主にSGIがグラフィックス・ワークステーションにMIPSマイクロプロセッサを使っていたためである。

MIPS V と同時にそれを補完する MIPS Digital Media Extensions (MDMX) というマルチメディア拡張（整数のみ）も発表された[21]。

MIPS V を実装した製品は結局登場しなかった。

1997年、SGIはコード名 “H1” または “Beast” と、”H2″ または “Capitan” というマイクロプロセッサを発表した。

前者は最初の MIPS V 実装で、1999年に出荷予定とされた。

“H1” と “H2” のプロジェクトは後に統合され、最終的に1998年に中止となった。

MIPS V は pair-single (PS) と呼ばれる新たなデータ型を追加していた。

これは単精度（32ビット）浮動小数点数のペアを64ビットのFPUレジスタに格納するものである。

算術演算命令、比較命令、条件転送命令ではPSデータをSIMD風に扱う。

またPSデータのロード、配置変更、変換などの命令が追加されている。

既存リソースで浮動小数点SIMDを実現しようという試みだった[21]。

MIPS CPU ファミリ

初期のMIPSのパイプライン概念図。5段パイプラインである（命令フェッチ、命令デコード、実行、メモリアクセス、ライトバック）

初の商用モデルR2000は1985年に発表された。

実行に複数サイクルを要する乗算と除算命令の処理部をチップ上にやや独立したユニットとして追加した。

乗除算の結果は直接汎用レジスタには入らず、専用のレジスタに出力されるため、それを汎用レジスタに持ってくる命令も追加された。

その命令を乗除算の完了前に発行するとパイプラインがインターロックする。

R2000は起動時にビッグエンディアンとリトルエンディアンのどちらかを選んで動作する。

32ビット汎用レジスタを32本持つが、コンディションコードレジスタを持たない。

設計者はそれがボトルネックになる可能性を考慮したためで、条件判断は指定した2つのレジスタの値の比較を行い、その結果で分岐の可否を判断する。

レジスタに入っている値で条件判断するのはAMD Am29000 や DEC Alpha とよく似ている。

なお、プログラムカウンタには直接アクセスできない。

R2000は最大4個のコプロセッサをサポートしており、そのうち1つは主CPUに組み込まれていて、例外処理、トラップ処理、メモリ管理などを行う。

したがって、実際に外付けできるコプロセッサは3個までである。

オプションの R2010 FPUをコプロセッサとして接続できる。

R2010は32ビットの浮動小数点レジスタを32本持ち、倍精度演算では64ビットレジスタ16本として使用できる。

R2000の後継としてR3000が1988年に登場した。

命令およびデータ向けにそれぞれ32KB（間もなく64KBに拡大）のキャッシュを追加し、マルチプロセッシングのためのキャッシュコヒーレンシにも配慮していた。

そのマルチプロセッササポートには欠陥があったが、R3000で何とかマルチプロセッサ構成にした製品がいくつか存在した。

R3000には当時の他のマイクロプロセッサと同様にメモリ管理ユニット (MMU) も組み込まれていた。

R3000にもR2000のときと同様に R3010 FPUが存在した。

MIPSアーキテクチャのプロセッサとしては初めて市場で成功を収め、累計100万個以上が生産された。

改良によって最高40MHzで動作するR3000Aが登場し、32VUPs (VAX Unit of Performance)の性能を発揮した。

R3000A互換の R3051 はソニー・コンピュータエンタテインメントのPlayStationに採用され、33.8688MHzで動作した。

サードパーティはR3000AとR3010をワンチップ化したものを設計しており、Performance Semiconductor のPR3400、IDTのR3500、NECのVR3600がある。

東芝のTX3900はSoCであり、Windows CE の動作するハンドヘルドPC向けに開発された。

航空宇宙分野向けに電磁波耐性を強化したMongoose-VもR3000とR3010をワンチップ化していた。

R4000シリーズは1991年に登場した。

命令セットを完全な64ビット対応に拡張し、FPUをCPUチップに統合し、従来よりずっと高いクロック周波数で動作した（当初は100MHz）。

しかし、クロック周波数を上げるために一次キャッシュは命令とデータそれぞれ8KBに減らされ、キャッシュアクセスに3サイクルかかるようになった。

動作周波数を上げるため、スーパーパイプラインと呼ばれるパイプライン段数を増やす工夫を行っている。

改良版のR4400は1993年に登場。一次キャッシュが16KBに倍増され、64ビット関連のバグ（エラッタ）が一掃され、より大きな二次キャッシュをサポートしている。

SGIの一部門となったミップスは外部バスを32ビットに縮小した低価格のR4200を設計し、さらに安価なR4300iのベースとなった。

R4300iをベースとしてNECが開発したVR4300はゲーム機のNINTENDO 64に採用された[22]。
R4700 Orion の底面のカバーを外してチップ本体が見えるようにしたもの。Quantum Effect Devices が設計し、IDTが製造した。

R4700 Orion の上面

ミップスの元従業員が創業した Quantum Effect Devices (QED) は、R4600 Orion、R4700 Orion、R4650、R5000を設計した。

R4000がクロック周波数を上げるためにキャッシュ容量を犠牲にしたのに対して、QEDは2サイクルでアクセスできる大きなキャッシュを搭載し、シリコンの面積の効率的利用を達成した。

R4600とR4700は SGI Indy の低価格版で採用され、シスコのルーター（36×0、7×00など）でもMIPSアーキテクチャとして初めて採用された。

R4650はWebTVのセットトップボックスで採用された。

R5000は単精度浮動小数点演算性能を向上させており、同クロック周波数のR4400を搭載した同型機（SGI Indy）よりもグラフィックス描画が高速になった。

SGIは同じグラフィックスボードでもR5000向けは名称を変更し、性能が高いことを強調した。

QEDはその後、ネットワーク機器やレーザープリンターなどの組み込み市場向けにRM7000とRM9000というファミリーを設計した[23]。

RM7000は256KBの二次キャッシュをチップ上に搭載し、三次キャッシュのコントローラも備えていた。

RM9xx0はSOCファミリーで、CPUにメモリコントローラ、PCIコントローラ、ギガビット・イーサネットのコントローラ、HyperTransportポートなどの高速I/Oといったノースブリッジ機能を集積している。

QEDは2000年8月、半導体企業 PMC-Sierra に買収され、PMC-SierraがMIPSアーキテクチャのプロセッサ開発を継続している。

R8000（1994年）はミップスの設計による初のスーパースケーラ方式で、複数の命令を同時に実行可能となった。

ワンチップではなく、CPU+一次キャッシュ（命令・データそれぞれ16KB）、FPU、二次キャッシュのタグRAMチップ×3（2個はキャッシュアクセス用、1つはバススヌープ用）、キャッシュコントローラの6個のチップで構成されている。

完全にパイプライン化された加算・乗算ユニットを2つ持ち、外付けの4MBの二次キャッシュからFPUが直接データを取ってくる設計である。

SGIの POWER Challenge サーバで採用され、後に POWER Indigo2 ワークステーションでも採用された。

しかし浮動小数点演算性能は高いが整数演算性能はあまり高くないため科学技術計算などにしか向かず、また複数チップで構成されるためコストが高く、SGI以外では採用例がない。

1995年R10000がリリースされた。

シングルチップでR8000よりも高いクロック周波数で動作し、一次キャッシュは命令・データ共に32KBと大きい。

スーパースケーラ設計だが、最大の改良点はアウト・オブ・オーダー実行を採用した点である。メモリ・パイプラインは1つしかなく、FPUもR8000より単純だが、整数演算性能が大幅に強化されており、低コストでもあったため、市場で成功を収めた。

その後の設計は全てR10000コアをベースとしている。R12000は0.25μmプロセスを採用してチップを縮小し、クロック周波数を高めている。それを改良したR14000でもクロック周波数を向上させると共に、外付けの二次キャッシュに DDR SRAM を利用可能にした。その後もクロック周波数を向上させ内蔵キャッシュ容量を増加させたR16000とR16000Aがリリースされた。

他にもMIPSファミリーにはR6000（1991年）がある。ECLで実装したもので、Bipolar Integrated Technology が製造した。R6000では MIPS II 命令セットが初めて採用された。TLBとキャッシュのアーキテクチャが他のMIPSファミリーとは大きく異なる。発表したとおりの性能を発揮できなかったが、CDCがサーバに採用した。しかし、すぐに市場から姿を消した。

MIPS マイクロプロセッサの仕様
モデル 動作周波数[MHz] 登場年 プロセス[μm] トランジスタ[百万] ダイサイズ[mm2] ピン数 電力[W] 電圧[V] データキャッシュ[kB] 命令キャッシュ[kB] 2次キャッシュ 3次キャッシュ
R2000 8 – 16.67 1985 2.0 0.11 — — — — 32 64 none none
R3000 12 – 40 1988 1.2 0.11 66.12 145 4 — 64 64 0-256KB （外付） none
R4000 100 1991 0.8 1.35 213 179 15 5 8 8 1MB （外付） none
R4400 100-250 1992 0.6 2.3 186 179 15 5 16 16 1-4MB （外付） none
R4600 100-133 1994 0.64 2.2 77 179 4.6 5 16 16 512KB （外付） none
R4650 133-180 1994 0.64 2.2? 77? 179? 4.6? 5 16 16 512KB （外付） none
R4700 100-200 1996 0.5 2.2? — 179 — — 16 16 外付 none
R5000 150-200 1996 0.35 3.7 84 223 10 3.3 32 32 1MB （外付） none
R8000 75-90 1994 0.7 2.6 299 591+591 30 3.3 16 16 4MB （外付） none
R10000 150-200 1996 0.35, 0.25 6.7 299 599 30 3.3 32 32 512KB-16MB （外付） none
R12000 270-400 1998 0.25, 0.18 6.9 204 600 20 4 32 32 512KB-16MB （外付） none
RM7000 250-600 1998 0.25, 0.18, 0.13 18 91 304 10, 6, 3 3.3, 2.5, 1.5 16 16 256KB （内蔵） 1MB （外付）
MIPS32 4K 138 1999 0.18
MIPS64 5K 1999
MIPS64 20K 2000
R14000 500-600 2001 0.13 7.2 204 527 17 — 32 32 512KB-16MB （外付） none
R16000 700-1000 2002 0.11 — — — 20 — 64 64 512KB-16MB （外付） none
MIPS32 24K 400(130nm)
750(65nm)
1468(40nm) 2003 40nm 〜 130nm — 0.83 （コアのみ） — — — 64 64 4-16MB （外付） none
MIPS32 34K 500(90nm)
1454(40nm) 2006 90nm
65nm
40nm
MIPS32 74K 1080 2007 65nm
MIPS32 1004K 1.1GHz 2008 65nm
MIPS32 1074K 1.5GHz 2010 40nm
microAptiv 2012 90nm～65nm
interAptiv 2012 65nm～40nm
proAptiv 2012 40nm～22nm
注意：主なプロセッサの仕様のみ掲載。

MIPS I の命令形式
命令は R、I、Jの3種類に分類される。どの命令も先頭に6ビットのオペコードがある。Rタイプではオペコードの次に3本のレジスタを指定するフィールドがあり、シフト量を指定するフィールド、機能を指定するフィールドが続く。Iタイプでは2つのレジスタを指定するフィールドと16ビットの即値のフィールドがある。 Jタイプでは、オペコードに続いて26ビットで分岐先アドレスを指定する[24][25]。

次表は主要な命令セットの3種類の形式を示したものである。

タイプ -31- フォーマット (ビット数) -0-
R オペコード (6) rs (5) rt (5) rd (5) シフト量 (5) 機能 (6)
I オペコード (6) rs (5) rt (5) 即値 (16)
J オペコード (6) アドレス (26)
MIPS アセンブリ言語
アセンブリ言語には、直接ハードウェア実装に対応した命令以外に複数命令の列に変換される「擬似命令」が存在する。

以下の表で、d、t、s といった文字はレジスタの番号や名前のためのプレースホルダーとなっている。
C は定数（即値）を示す。
オペコード及び機能のコードは16進数である。
MIPS32命令セットでは Add や Subtract 命令で使われる unsigned という用語が誤解を生みやすいとしている。それらの命令の signed と unsigned の違いはオペランドを符号拡張をするかしないかではなく、オーバーフロー発生時にトラップを起こすか (e.g. Add) 無視するか (Add unsigned) である。それらの命令の即値オペランド CONST は常に符号拡張される。
整数
MIPSアーキテクチャは32本の整数レジスタを持つ。算術処理を行うにはデータがレジスタ上になければならない。レジスタ$0は常に0であり、レジスタ$1はアセンブラが一時的に使用する（擬似命令や大きな定数を扱う場合）。

エンコーディングは命令語の各ビットが命令のどの部分と対応しているかを示している。ハイフン (-) はそのビットが無視されることを意味する。

種類 名称 構文 意味 形式/オペコード/機能コード 注記/エンコーディング
算術 Add add $d,$s,$t $d = $s + $t R 0 2016 2つのレジスタを加算。オーバーフロー時にはトラップ発生
000000ss sssttttt ddddd— –100000
Add unsigned addu $d,$s,$t $d = $s + $t R 0 2116 上と同様だが、オーバフローを無視
000000ss sssttttt ddddd— –100001
Subtract sub $d,$s,$t $d = $s – $t R 0 2216 2つのレジスタで減算。オーバーフロー時にはトラップ発生
000000ss sssttttt ddddd— –100010
Subtract unsigned subu $d,$s,$t $d = $s – $t R 0 2316 上と同様だが、オーバーフローを無視
000000ss sssttttt ddddd000 00100011
Add immediate addi $t,$s,C $t = $s + C (signed) I 816 – 符号拡張した即値とレジスタを加算。addi $1, $2, 0 のようにレジスタ間転送にも使える。オーバフロー時にはトラップ発生
001000ss sssttttt CCCCCCCC CCCCCCCC
Add immediate unsigned addiu $t,$s,C $t = $s + C (signed) I 916 – 上と同様だが、オーバフローを無視（即値は符号拡張される）
001001ss sssttttt CCCCCCCC CCCCCCCC
Multiply mult $s,$t LO = (($s * $t) << 32) >> 32;
HI = ($s * $t) >> 32; R 0 1816 2つのレジスタで乗算。64ビットの積は専用レジスタ HI と LO に格納。(int HI,int LO) = (64-bit) $s * $t と表すこともできる。HIとLOには mfhi および mflo でアクセスする。
Divide div $s, $t LO = $s / $t HI = $s % $t R 0 1A16 2つのレジスタで除算。32ビットの商をLO、余りをHIに格納。[24]
Divide unsigned divu $s, $t LO = $s / $t HI = $s % $t R 0 1B16 2つのレジスタの内容を符号なし整数と解釈して除算。商はLO、余りはHIに格納。
データ転送 Load double word ld $t,C($s) $t = Memory[$s + C] I 2316 – $s+C というアドレスから8バイトの連続する位置にあるデータをロードし、$tとその次のレジスタに格納する。
Load word lw $t,C($s) $t = Memory[$s + C] I 2316 – $s+C というアドレスから4バイトの連続する位置にあるデータをロードする。
Load halfword lh $t,C($s) $t = Memory$s + C I 2116 – $s+C というアドレスから2バイトの連続する位置にあるデータをロードし、符号拡張してレジスタに格納
Load halfword unsigned lhu $t,C($s) $t = Memory$s + C I 2516 – 上と同様だが、符号拡張しない。
Load byte lb $t,C($s) $t = Memory$s + C I 2016 – $s+C というアドレスの1バイトのデータをロードし、符号拡張する。
Load byte unsigned lbu $t,C($s) $t = Memory$s + C I 2416 – 上と同様だが、符号拡張しない。
Store double word sd $t,C($s) Memory[$s + C] = $t I – $t とその次のレジスタの内容を $s+C という位置から8バイト連続でストアする。オペランドの順序に注意が必要。
Store word sw $t,C($s) Memory[$s + C] = $t I 2B16 – $s+C という位置から4バイト連続でストアする。
Store half sh $t,C($s) Memory[$s + C] = $t I 2916 – レジスタの下位16ビットを $s+C という位置から2バイト連続でストアする。
Store byte sb $t,C($s) Memory[$s + C] = $t I 2816 – レジスタの下位8ビットを $s+C という位置にストアする。
Load upper immediate lui $t,C $t = C << 16 I F16 – 16ビットの即値をレジスタの上位16ビットにロードする。ロードできる最大値は216-1。 Move from high mfhi $d $d = HI R 0 1016 HIレジスタの値を汎用レジスタに転送。この命令から2命令以内に multiply または divide 命令を使ってはならない（その場合の動作は未定義） Move from low mflo $d $d = LO R 0 1216 LOレジスタの値を汎用レジスタに転送。この命令から2命令以内に multiply または divide 命令を使ってはならない（その場合の動作は未定義） Move from Control Register mfcZ $t, $s $t = Coprocessor[Z].ControlRegister[$s] R 0 コプロセッサZのコントロールレジスタの内容を汎用レジスタに転送。符号拡張する。 Move to Control Register mtcZ $t, $s Coprocessor[Z].ControlRegister[$s] = $t R 0 汎用レジスタの4バイトの内容をコプロセッサZのコントロールレジスタに転送。符号拡張する。 論理 And and $d,$s,$t $d = $s & $t R 0 2416 ビット毎のAND 000000ss sssttttt ddddd— –100100 And immediate andi $t,$s,C $t = $s & C I C16 – 即値とのビット毎のAND 001100ss sssttttt CCCCCCCC CCCCCCCC Or or $d,$s,$t $d = $s | $t R 0 2516 ビット毎のOR Or immediate ori $t,$s,C $t = $s | C I D16 – 符号拡張した即値とのビット毎のOR Exclusive or xor $d,$s,$t $d = $s ^ $t R 0 2616 ビット毎のXOR Nor nor $d,$s,$t $d = ~ ($s | $t) R 0 2716 ビット毎のNOR Set on less than slt $d,$s,$t $d = ($s < $t) R 0 2A16 $sと$tの値を符号付き整数として比較し、$s が小さければ $d に1を、そうでなければ0を格納 Set on less than immediate slti $t,$s,C $t = ($s < C) I A16 – 符号拡張した即値と$sの値を比較し、$sが小さければ $d に1を、そうでなければ0を格納。 シフト Shift left logical sll $d,$t,C $d = $t << C R 0 0 $sの内容をCビット左にシフト。 2 C O N S T {\displaystyle 2^{CONST}} をかけるのと同等 Shift right logical srl $d,$t,C $d = $t >> C R 0 216 $sの内容をCビットだけ右にシフト。シフトされて空いた上位ビットには0を格納。正の整数を
2
C
{\displaystyle 2^{C}} で割ったのと同等。
Shift right arithmetic sra $d,$t,C
$

d

$
t

>
C
+
(
(
∑

n

1
CONST
2
31
−
n
)
⋅
$
2
>
31
)
{\displaystyle \scriptstyle \$d=\$t>>C+\left(\left(\sum _{n=1}^{\text{CONST}}2^{31-n}\right)\cdot \$2>>31\right)} R 0 316 $sの内容をCビットだけ右にシフト。シフトされた空いた上位ビットは元の値を符号付整数と解釈して符号拡張する。2の補数で表された符号付整数を
2
C
{\displaystyle 2^{C}} で割ったのと同等。
条件分岐 Branch on equal beq $s,$t,C if ($s == $t) go to PC+4+4C I 416 – 2つのレジスタの値が等しい場合、指定されたアドレスに分岐 000100ss sssttttt CCCCCCCC CCCCCCCC Branch on not equal bne $s,$t,C if ($s != $t) go to PC+4+4C I 516 – 2つのレジスタの値が等しくない場合、指定されたアドレスに分岐
無条件ジャンプ Jump j C PC = PC+4[31:28] . C4 J 216 – 指定されたアドレスに無条件ジャンプ Jump register jr $s goto address $s R 0 816 指定したレジスタが示すアドレスに無条件ジャンプ Jump and link jal C $31 = PC + 8; PC = PC+4[31:28] . C4 J 316 – プロシージャコール用。$31にリターンアドレスを格納してジャンプする。プロシージャからの復帰は jr $31 とする。リターンアドレスが PC+8 なのは、遅延スロットがあるため。
注: MIPSのアセンブリ言語のコード上、分岐命令での分岐先アドレスはラベルで表現される。

注: “load lower immediate” 命令は存在しない。これは addi 命令や ori 命令でレジスタ $0 を使うことで実現される。例えば、addi $1, $0, 100 も ori $1, $0, 100 もレジスタ$1に100という値が格納される。

注: 即値を減算するには、その値の否定を即値として加算すればよい。

浮動小数点数
MIPSアーキテクチャには32本の浮動小数点レジスタがある。2本のレジスタで倍精度の数値を表す。奇数番目のレジスタで倍精度の数値を指定することはできない。

種類 名称 構文 意味 形式/オペコード/機能 注記/エンコーディング
算術 FP add single add.s $x,$y,$z $x = $y + $z 単精度加算
FP subtract single sub.s $x,$y,$z $x = $y – $z 単精度減算
FP multiply single mul.s $x,$y,$z $x = $y * $z 単精度乗算
FP divide single div.s $x,$y,$z $x = $y / $z 単精度除算
FP add double add.d $x,$y,$z $x = $y + $z 倍精度加算
FP subtract double sub.d $x,$y,$z $x = $y – $z 倍精度減算
FP multiply double mul.d $x,$y,$z $x = $y * $z 倍精度乗算
FP divide double div.d $x,$y,$z $x = $y / $z 倍精度除算
データ転送 Load word coprocessor lwcZ $x,CONST ($y) Coprocessor[Z].DataRegister[$x] = Memory[$y + CONST] I $2+CONST の位置から4バイトをコプロセッサのデータレジスタにロード。符号拡張する。
Store word coprocessor swcZ $x,CONST ($y) Memory[$y + CONST] = Coprocessor[Z].DataRegister[$x] I コプロセッサのデータレジスタの内容を $2+CONST から4バイト連続でストアする。符号拡張する。
論理（比較） FP compare single (eq,ne,lt,le,gt,ge) c.lt.s $f2,$f4 if ($f2 < $f4) cond=1; else cond=0 2つのレジスタの内容を単精度浮動小数点数として大小比較し、$f2の方が小さければFPUのステータスレジスタの条件ビットを1に、そうでなければ0にセットする。
FP compare double (eq,ne,lt,le,gt,ge) c.lt.d $f2,$f4 if ($f2 < $f4) cond=1; else cond=0 2つ（正確には4つ）のレジスタの内容を倍精度浮動小数点数として大小比較し、$f2の方が小さければFPUのステータスレジスタの条件ビットを1に、そうでなければ0にセットする。
分岐 branch on FP true bc1t 100 if (cond == 1) go to PC+4+100 浮動小数点条件ビットが1ならPC相対（即値）で分岐
branch on FP false bc1f 100 if (cond == 0) go to PC+4+100 浮動小数点条件ビットが0ならPC相対（即値）で分岐
擬似命令
MIPSアセンブラは以下の命令を受け付けるが、これらは実際にはMIPSの命令セットに存在しない。アセンブラが同等の命令列に変換し、その際に $1 ($at) レジスタを一時的に使用することがある。

名称 構文 実際の命令列 意味
Move move $rt,$rs addi $rt,$rs,0 R[rt]=R[rs]
Load Address la $at, LabelAddr lui $at, LabelAddr[31:16]; ori $at,$at, LabelAddr[15:0] $at = Label Address
リンカがアドレスを決定した際に命令を書き換える。
Load Immediate li $at, IMMED[31:0] lui $at, IMMED[31:16]; ori $at,$at, IMMED[15:0] $at = 32ビット即値
Branch if greater than bgt $rs,$rt,Label slt $at,$rt,$rs; bne $at,$zero,Label if(R[rs]>R[rt]) PC=Label
Branch if less than blt $rs,$rt,Label slt $at,$rs,$rt; bne $at,$zero,Label if(R[rs]=R[rt]) PC=Label
Branch if less than or equal ble $rs,$rt,Label slt $at,$rt,$rs; beq $at,$zero,Label if(R[rs]<=R[rt]) PC=Label Branch if greater than unsigned bgtu $rs,$rt,Label if(R[rs]=>R[rt]) PC=Label
Branch if greater than zero bgtz $rs,$rt,Label if(R[rs]>0) PC=Label
Multiplies and returns only first 32 bits mul $1, $2, $3 mult $2, $3; mflo $1 $1 = $2 * $3
その他の命令
NOP命令。通常 sll $0,$0,0 という命令を使い、その機械語コードは 0x00000000 となる。
break命令。デバッガでのブレークポイント設定で使用する。
syscall命令。オペレーティングシステムのシステムコールに使われ、ユーザーモードからカーネルモードに移行する。
コンパイラのレジスタ使用規則
ハードウェアのアーキテクチャにより、以下のことが定められている。

汎用レジスタ $0 は常に 0 という値を返す。このレジスタに値を書いても変化はしないし、書いた値は消失する。
汎用レジスタ $31 は jal (jump and link) 命令でリンクレジスタとして使われる。
HIおよびLOレジスタは乗除算の結果へのアクセスに使われ、mfhi (move from high) 命令と mflo 命令がそのためにある。
汎用レジスタを使う際のハードウェア上の制限はこれだけである。

各種MIPSツールチェーンでは、レジスタをどのように使うかについて呼出規約を定めている。これはツールチェーンのソフトウェアが定めているもので、ハードウェアにそのような制限があるわけではない。

レジスタ
名称 番号 用途 呼び出された側が内容を保存する必要があるか?
$zero $0 常に 0 N/A
$at $1 アセンブラが一時的に使用 No
$v0–$v1 $2–$3 関数の戻り値や式を評価した結果 No
$a0–$a3 $4–$7 関数の引数 No
$t0–$t7 $8–$15 一時変数 No
$s0–$s7 $16–$23 一時変数だがセーブされる Yes
$t8–$t9 $24–$25 一時変数 No
$k0–$k1 $26–$27 OSのカーネル用に予約 No
$gp $28 広域（グローバル）ポインタ Yes
$sp $29 スタックポインタ Yes
$fp($s8) $30 フレームポインタ Yes
$ra $31 リターンアドレス N/A
呼び出された側が保存すると定められているレジスタは、サブルーチンや関数の呼び出しやシステムコールでも保持される。例えば、$s-レジスタをルーチン内で使うときは、その内容をスタックに一時的に退避させなければならない。$sp と $fp はルーチンに入ってきたときにセーブされ、それぞれルーチン固有の固定値でインクリメントされる。そして、そのルーチンから戻るときに元の値に戻す。一方 $ra は jal 命令でルーチンに飛び込むときに自動的に変更される。$t-レジスタはサブルーチンを呼び出すと内容が破壊されるので、必要なら呼び出す側がセーブしておかなければならない。

シミュレータ
Open Virtual Platforms (OVP)[26] では、非商用利用に限って無料で使えるシミュレータ OVPsim、プロセッサや周辺機器やプラットフォームのモデルのライブラリ、ユーザーが独自のモデルを開発できるAPIなどを提供している。ライブラリに含まれるモデルはオープンソースでC言語で書かれており、MIPSの 4K, 24K, 34K, 74K, 1004K, 1074K, M14K といったコアが揃っている。それらのモデルの開発と保守は Imperas が行っており[27]、ミップス・テクノロジーズの協力の下で評価し MIPS-Verified ™ というマークをもらっている。MIPSベースのプラットフォームのモデルとしては、非常に単純なものとLinuxのバイナリイメージをブートできるものが用意されている。それらのプラットフォーム・エミュレータはソースとバイナリの形で提供されており、高速で使いやすい。

また、教育向けのMIPS32（当初はR2000/R3000をシミュレートしていた）のフリーなシミュレータ SPIM がある[28]。EduMIPS64[29] は、GPLライセンスのグラフィカルなMIPS64シミュレータで、Java/Swingで書かれている。MIPS64 ISA の大部分をカバーするサブセットをサポートしており、アセンブリ言語で書かれたプログラムを実行したときCPU内のパイプラインで何が起きているかをグラフィカルに表示する。こちらも教育向けで、世界各地の大学で利用されている。

MARS[30] もGUIベースのMIPSエミュレータで教育向けに作られており、特にヘネシーの『コンピュータの構成と設計』を教科書として使う際に役立つよう設計されている。

より実用的なフリーなエミュレータとしてGXemulやQEMUプロジェクトのものがある。MIPS III および IV のプロセッサをエミュレートでき、コンピュータシステム全体のエミュレートも可能である。

商用のシミュレータは主に組み込み用MIPSプロセッサを対象としたものが存在する。例えば、Virtutech Simics (MIPS 4Kc and 5Kc, PMC RM9000, QED RM7000)、VaST Systems (R3000, R4000)、CoWare (MIPS4KE, MIPS24K, MIPS25Kf, MIPS34K) がある。

脚注
[脚注の使い方]
注釈
^ MIPS社のR4000が登場する頃には、DEC社は自社製RISCマイクロプロセッサAlphaを完成させてこれに切り替えた。
^ R4000は、スーパーパイプラインを世界で最初に導入した市販のマイクロプロセッサである。しかし、これによって、”Microprocessor with Interlocked Pipeline Stages” パイプライン・ステージがインターロックされるマイクロプロセッサと揶揄されることになった。
出典
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^ CPUコアベンダからの脱却 – 変貌するMIPS Technologiesの実像を探る
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^ NEC Offers Two High Cost Performance 64-bit RISC Microprocessors
^ 編集人 山形孝雄「PMC-Sierra RMシリーズの概要とRM7900&RM900x2Gの詳細」『Interface2004年7月号』CQ出版社、2004年7月1日、77-88頁。ISSN 0387-9569。
^ a b MIPS R3000 Instruction Set Summary
^ MIPS Instruction Reference
^ Welcome Page | Open Virtual Platforms
^ Welcome to Imperas | Imperas
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^ EduMIPS64
^ MARS MIPS simulator – Missouri State University
参考文献
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David A. Patterson and John L. Hennessy; 成田光彰 (2006). コンピュータの構成と設計 第３版（上） ハードウエアとソフトウエアのインタフェース. 日経BP. ISBN 4-8222-8266-X
David A. Patterson and John L. Hennessy; 成田光彰 (2006). コンピュータの構成と設計 第３版（下） ハードウエアとソフトウエアのインタフェース. 日経BP. ISBN 4-8222-8267-8
プロセッサを中心としたコンピュータの設計全般に関する書籍で、命令セットの例としてMIPSアーキテクチャを取り上げている。MIPS開発者であるジョン・L・ヘネシーも著者の一人である。
Dominic Sweetman. See MIPS Run. Morgan Kaufmann Publishers. ISBN 1-55860-410-3
MIPSアーキテクチャについての決定版的な本。ハードウェアアーキテクチャだけでなく、コンパイラやOSについても詳述している。
Farquhar, Erin; Philip Bunce. MIPS Programmer’s Handbook. Morgan Kaufmann Publishers. ISBN 1-55860-297-6
関連項目
μClinux
PlayStation – CPUとしてR3000Aを搭載。
外部リンク
MIPS Architectures at MIPS Technologies
Full overview of MIPS architecture
Patterson & Hennessy – Appendix A
Summary of MIPS assembly language
MIPS Instruction reference
MARS (MIPS Assembler and Runtime Simulator)
MIPS processor images and descriptions at cpu-collection.de
A programmed introduction to MIPS assembly
Mips bitshift operators
MIPS software user’s manual
MIPS Architecture history diagram
MIPS Open initiative # 2018年12月17日(米国時間)にWave Computing社はMIPS Open(MIPS命令セットアーキテクチャ(ISA)のオープンソース化プログラム)を発表。
表話編歴
MIPSマイクロプロセッサ
表話編歴
プロセッサアーキテクチャ
典拠管理データベース: 国立図書館 ウィキデータを編集
イスラエルアメリカ
カテゴリ: MIPSアーキテクチャコンピュータアーキテクチャMIPSのマイクロプロセッサ命令セットアーキテクチャアドバンスドRISCコンソーシアム
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龍芯
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龙芯テクノロジー株式会社
Loongson Technology Corporation Limited

種類
混合所有制企業
業種 半導体技術産業
設立 2010年4月
創業者 胡偉武教授
本社 中華人民共和国の旗 中華人民共和国
北京市海淀区稲香湖路中関村環境保護科学技術実証公園龍芯工業園区
事業地域
グローバル
主要人物
社長
胡偉武教授
サービス チップ設計、マザーボード設計、オペレーティングシステムとカーネルのメンテナンス、重要なソフトウェアとライブラリのメンテナンス
従業員数
400人以上（見積もり）
ウェブサイト 龙芯公式サイト
テンプレートを表示
龙芯

販売者 龙芯テクノロジー株式会社, Jiangsu Lemote Tech Co., Ltd, Dawning Information Industry, and others
設計者 中国科学院コンピューティング技術研究所, 中国科学院, Jiangsu Lemote Tech Co., Ltd
生産者 STMicroelectronics,SMIC
CPU周波数 8 MHz から 2.0 GHz
HyperTransport帯域 800 MHz から 3.0 GHz
プロセスルール 28 nm から 180 nm
アーキテクチャ MIPSアーキテクチャ
LoongsonISA®
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龙芯（中: 龙芯、英: Loongson、旧名英: Godson[1])は、中国科学院コンピューティング技術研究所の胡偉武およびその他によって設計された汎用中央処理装置であり、MIPSアーキテクチャとLoongISA®縮小命令セットアーキテクチャを使用してMIPS®命令セットを購入する[2]。龙芯1系列は組み込みチップであり、多くの企業で使用されている。龙芯2系列の速度は最大1 GHzで、シンクライアントや産業用制御などのローエンドアプリケーションで使用される。龙芯3系列は、デスクトップ、サーバー、スーパーコンピューター、産業用制御などの分野で2010年に発売された。現在、中国科学院のコンピューティング技術研究所は、龙芯中央処理装置を搭載したスーパーコンピュータープログラムも開発している[3]。

履歴

Godson時代（2000-2010）

2000年、龙芯一号（Godson-1）開発を開始。

2001年5月、中国科学院コンピューティング技術研究所の知識革新プロジェクトの支援により、龙芯グループが正式に設立された。

2001年8月19日、龙芯一号の設計および検証システムは、Linuxオペレーティングシステムを正常に起動した。

2002年8月10日、中国初の汎用CPU龙芯一号（コードXIA50）が成功した。

2003年10月17日、中国で最初の64ビット汎用CPU龙芯2B（コードネームMZD110）が成功した。

2004年9月28日、龙芯2C（コードネームDXP100）は成功した。

2006年3月18日、周波数が1 GHzを超える中国初の汎用CPU龙芯2E（コードネームCZ70）がリリースされた。

2006年10月、中国とフランスは北京のロンソンプロセッサに関する中国科学アカデミーとSTMicroelectronicsの間で戦略的協力協定に署名し、胡錦涛国家主席とジャックシラクフランス大統領はこの協定の調印式に出席した。

2007年7月31日、龙芯2F（コードネームPLA80）が正常にリリースされた。龙芯2Fは龙芯の最初の製品チップである。

2009年9月28日、中国初のクアッドコアCPU龙芯3A（コードネームPRC60）の成功。

産業時代（2010-現在）

2010年4月、中国科学院と北京は共同で株式の投資と設立を主導し、龙芯テクノロジー株式会社を設立し、龙芯は正式に研究開発から工業化に移行した。

2012年10月、8コア32nm龙芯3B1500フィルムが成功。

2013年12月、龙芯テクノロジー株式会社は、北京市海淀区稲香湖路中関村環境保護科学技術実証公園龍芯工業園区に移転した。

2015年8月、龙芯の次世代高性能プロセッサアーキテクチャGS464Eがリリースされた。

プロセッサ/命令セット

龙芯一号

龙芯1号系列と2009年に龙芯テクノロジー株式会社がリリースした龙芯一号は同じ製品ではないことに注意。 龙芯一号（英語名Godson-1）は2000年に開発された。2001年8月19日、龙芯一号ロジックデザインがFPGAプラットフォームで実行された。したがって、8月19日は龙芯の誕生日に指定された。龙芯一号の物理設計には3つのバージョンがあり、Aソリューションは龙芯がサードパーティから委託するように設計されており、Bプランは実験的なフロープラン、Cプランは量産プランである。2002年8月10日、龙芯一号（プログラム）がオペレーティングシステムを正常に点灯し、8月29日、龙芯一号（Cソリューション）がオペレーティングシステムを正常に起動した。龙芯一号は、メイン周波数266MHz、32ビットの単一放射、オンチップの400万個のトランジスタを備えた0.18ミクロンCMOSプロセスでストリーミングされる。MIPSIIIに似たRISC命令セットは、7ステージの動的パイプライン、32ビット整数ユニット、および64ビット浮動小数点ユニットを備えている。全体的なパフォーマンスは、Intel Pentium IIよりも低くなっている。コンピューター業界に従事していた胡偉武の指導者夏培粛の50周年を記念して、「龙芯一号」は「XIA50」と名付けられた。

2009年、中国石油大学の科学技術修士号とその研究チームは、龙芯2EへのWindows®CEの移植を実現し、龙芯の初期の組み込みエコシステムの開発を支援した。ただし、2EのCE BSPと龙芯一号のBSPは同じものではないことに注意する必要がある。[4]

龙芯1号シリーズ

2010年4月、龙芯テクノロジー株式会社は正式に設立され、中国北京市海淀区稲香湖路中関村環境保護科学技術実証公園龍芯工業園区に定住した。会社の設立後、龙芯調査市場は、ローエンドの組み込み製品ラインである龙芯1号系列を再確立した。現在知られている製品は、龙芯 1A、1B、1C300 / 1C101（指紋生体認証アプリケーションチップ）、1D（超音波測定チップ）、1E04 / 1E0300 / 1E1000（1Eシリーズは龙芯航空宇宙向けの特別な照射防止プロセッサだ）1F04 / 1F300（1Fシリーズは龙芯スペース特別な照射防止ブリッジをサポートする1Eシリーズだ）、1G（オーディオ専用チップ）、1H（石油掘削高温チップ）、1J（抗照射シングルチップ）である。

龙芯1A

龙芯 1Aは、2011年の市場調査に基づいて龙芯が開発した組み込み市場向けのプロセッサである。龙芯1Aプロセッサは、その設計の観点から、龙芯2Hを差し引いたものと見なすことができる。龙芯1Aチップのメイン周波数は266MHzで、32ビットのスーパースカラーGS232プロセッサコアを使用する。二重発行順不同実行はMIPS32命令セットと互換性がある。第1レベルの命令キャッシュは16KB、第1レベルのデータキャッシュは16KBである。130nm CMOSプロセスで製造され、448ピンの23mm * 23mm BGAパッケージで提供され、消費電力は1W未満である。龙芯1Aは2012年に製品を供給した。龙芯1Aは、龙芯の他のプロセッサーのブリッジとして使用できる。

龙芯1Aは以前の龙芯1とはまったく異なる製品であり、龙芯1Aプログラムとは何の関係もないことに注意。

龙芯1B

龙芯1Bは、市場調査に基づいて組み込み市場向けに龙芯が開発したプロセッサである。龙芯1Bは、龙芯1Aの簡易版とみなすことができる。これは、組み込みプロセッサの開発におけるゴッドソンの継続的な減算の成果である。龙芯1Bは、龙芯1Aより先に2011年にリリースされた。200MHzでクロックされる龙芯1B、統合32ビットスーパースカラープロセッサコア（GS232）、デュアルイシューアウトオブオーダー実行構造は、MIPS32命令セット、5ステージパイプライン、8 KBの第1レベルの命令キャッシュ、および8 KBの第1レベルのデータキャッシュをサポートする。130nm CMOSプロセスで製造された17mm * 17mm BGAパッケージは256ピンで、消費電力は<0.5Wである。最大の機能の1つは、12個のUART（シリアル）インターフェイスがあることである 龙芯1Bは、システム全体の観点からコスト削減チップを検討した龙芯の歴史の中で初めてである。

龙芯1C300

2013年に発売された龙芯1Cは、指紋生体認証アプリケーション向けである。龙芯1C300は300MHzでクロック駆動され、MIPS32命令セットと互換性のある32ビットスーパースカラープロセッサコア（GS232）のデュアル送信順不同実装を使用する;第1レベルの命令キャッシュは16KB、第1レベルのデータキャッシュは16KBである。20mm * 20mm QFP176パッケージと130W CMOSプロセスで製造され、消費電力は<0.5Wである。

胡偉武の指導者である夏培粛の90歳の誕生日を記念して、龙芯1CのコードネームはXPS90である。

龙芯1C101

龙芯1C101は8MHzのクロックで動作し、32ビットプロセッサコア（GS132R）のシングル発行シーケンシャル実行を使用し、パッケージサイズ12mmx12mm、ピンカウント64、パッケージQFP64で130nmプロセスで製造される。消費電力16.5mW /16.5μW

龙芯1C101チップは、「超人智能锁」用に2018年に龙芯によって開発および提供されたチップである。

龙芯1D

2014年に発売された龙芯1Dは、ユーザーのニーズに合わせてスマート水道メーター、ガスメーター、カロリーメーター用に龙芯がカスタマイズした特別な超音波計測チップである。龙芯1Dは8MHzでクロックされ、MIPS 32命令セットと互換性のある32ビットプロセッサコア（GS132）を実行するために単一の送信シーケンスを使用する。オンチップメモリは4KB + 1KBSRAMおよび64KBFlashである。これには、1つの超音波パルス発生器、1つのアナログコンパレータ、および1つの時間デジタル変換器が含まれている。パッケージサイズ12mm * 12mm QFP80、消費電力100uWの130nm EFlashプロセスで製造。

龙芯1G

龙芯1Gは、「苏州上声音响」で使用される、顧客のニーズに合わせてカスタマイズされた特別なオーディオチップである。龙芯1Gチップには、GS232デュアル埋め込み龙芯プロセッサーコア、LCDコントローラー、2つの適応MAC、DDR2コントローラー、USB2.0インターフェース、SPIコントローラーを含む各インターフェース8KBの命令およびデータキャッシュと統合された主な機能がある。AC97コントローラー、I2Cコントローラー、RTCインターフェース、PWMコントローラー、GPIOポートなど

龙芯1H

2015年、新しく開発された龙芯1Hチップは、石油掘削の分野でのLWDアプリケーション向けに設計され、設計目標は175°Cの超高温作業条件下での長期にわたる信頼できる動作である。龙芯1Hは8MHzでクロックを供給し、シングルショット実行、GS132プロセッサコア、MIPS32命令セット互換、3ステージパイプライン、統合単精度浮動小数点コプロセッサ、オンチップRAM /フラッシュ/ EEPROM、24ビットADC、コンパレータ、電源管理およびその他のモジュール、タイマー、SPI、UART、I2C、CAN、その他のインターフェース。このチップは設計フローとアプリケーション検証を完了し、商品化されている。製造プロセスは、14mm * 14mm QFP100にパッケージ化された130nm EFlashプロセスを使用し、50mWを消費する。龙芯1Hは2017年4月にリリースされた。現在、龙芯1Hは長清油田で使用されている。

龙芯2号シリーズ

龙芯2号系列のオリジナルバージョンは、0.13ミクロンプロセステクノロジーに基づいていた。龙芯2号系列は、2B、2C、2D、2E、2F / 2F-1000、2G / 2GQ、2H、2I（2GP）、2K1000 / 2K2000モデルとして知られている。龙芯2プロセッサは64ビットプロセッサであり、初期のモデルは4ビットの順不同64ビットGS464シリーズプロセッサコアだったが、新しいプロセッサはGS464Eプロセッサコアにアップグレードされた。龙芯2Kプロセッサは、デュアル発行の順不同のGS264プロセッサコアを備えた64ビットデュアルコアプロセッサである。龙芯2GQは4コアプロセッサである。

龙芯2A / 2B

龙芯2の設計は、2002年7月に4つの問題と順不同の設計、64ビットの設計、7〜10のパイプラインで始まった。龙芯2レジスタファイルは2つのオプションで設計されており、AスキームはTSカレントチップの商用レジスタファイルを使用し、BスキームはSMICで使用されるマイクロエレクトロニクスセンター設計のレジスタファイルを使用する。Aスキームで採用されている商用レジスタファイルの設計に欠陥があり、チップが故障する。Bソリューションの開発に成功し、2003年10月17日にオペレーティングシステムが正常に起動し、最大周波数は300MHz、消費電力は1W〜2Wである。同じメイン周波数で、龙芯2Bのパフォーマンスは、Pentium IIを超えている。Pentium IIは、Godson-1の3〜5倍である。毛泽东会長の誕生日110周年を記念して、龙芯2BはMZD110というコードネームを付けた。龙芯2のパフォーマンスは、以前に開発されたGodson-1の3倍であり、同じPentium IIのパフォーマンスを超えている。

龙芯2C

龙芯2Cは、龙芯2Bの最適化バージョンである。上海SMICでは、SMICが0.18ミクロンのCMOSプロセスを使用して多くのテープアウトに成功し、2004年9月28日にフィルムのリリースに成功し、最終チップの定格は500MHzになった。龙芯2Cのパフォーマンスは、以前開発された龙芯2Bの3倍であり、同じ周波数で同じPentium IIIのパフォーマンスを達成している。邓小平の100歳の誕生日を記念するため、龙芯2CのコードネームはDXP-100である。

龙芯2D

龙芯プロセッサの初期の開発履歴によると、基本的に1年に1つのプロセッサストリームがある。龙芯2Cは2004年にリリースされ、龙芯2Eは2006年にリリースされたため、龙芯2Dは2005年にリリースされた製品であると推測できる。中国科学アカデミーのマイクロエレクトロニクス研究所の研究者である黄令仪の回想で、彼女は龙芯2Dの物理設計に関与していると述べた。「龙芯的足迹」の記事「2006年のレビューと2007年の展望」で、胡伟武は「2005年に直面した厳しい状況が龙芯2Eに戦闘の悲劇的な色を与えた」と述べたため、龙芯2Dは単一の映画である可能性が高いと推測できる。失敗したモデル、または途中で放棄されたモデル。

龙芯2E

龙芯2Eは2005年11月末に映画に配信され、2006年3月18日にリリースされた。

龙芯2Eプロセッサの正面写真

2006年9月13日、龙芯2EはCZ70と名付けられ、長い行進の70周年を記念して、科学技術省、そしてその後、科学技術大臣徐冠華によって承認された。龙芯2Eは、中国本土で最初に90ナノメートルの技術で設計されたプロセッサで、トランジスタ数は4,700万で、最大周波数は1 GHzに達する。龙芯2Eのチップサイズは6.8mm * 5.2mmで、Intel Pentium 4の1/4に過ぎない。龙芯2Eプロトタイプで測定されたSPEC CPU2000スコアは、固定小数点503ポイント、浮動小数点503ポイント、最高の倍精度浮動小数点演算速度は3.99GFlopsである。龙芯2Eのパフォーマンスは龙芯2Cの3倍であり、中〜低価格のIntel Pentium 4プロセッサーのレベルに達する。龙芯2Eの最適化された設計プロセスで、STMicroelectronicsは龙芯と協力した。龙芯2Eの成功に基づいて、STMicroelectronicsはライセンス料で3百万米ドルを超える龙芯2E / 2Fの生産および販売承認を購入し、中国のコンピューターコアテクノロジーの外部承認の先例を設定した。龙芯2EのNorthbridgeはFPGAを使用して実装されているため、コストが高く、プロセッサは大量生産されていない。 [5][6]

龙芯2F / 2F1000

龙芯2Fは2007年7月31日に正常にリリースされた。龙芯2Fは、龙芯の最初の成功した商業プロセッサである。軍の創立80周年を記念して、龙芯2FコードネームはPLA80である。龙芯2Fには、800MHzでクロックされる5,100万個のトランジスタが含まれ、STMicroelectronicsの90ナノメートルプロセスを使用している。命令セットの64ビットMIPS IIIと完全に互換性がある。龙芯2Fプロセッサーを搭載した福坂ミニコンピューターと8089A / Dラップトップは、多くのファンに販売されている。これまでのところ、これらの2つの製品を保持している龙芯ファンの数はまだ多くある。

これは、Richard Stallman 龙芯2Fチップを搭載した江蘇省龙梦（Lemote）ノートブックコンピューターに属し、コンピューターはBIOSレベルで完全に無料のソフトウェアである。
2007年12月に、336の64ビット龙芯2Fプロセッサを搭載した中国初の国内兆高性能コンピューター KD-50-Iが正常に統合され、理論上のピークコンピューティング容量は1.008兆に達した。このプロジェクトは、中国科学技術大学の学者陳国良（コンピューターエキスパート）が主催した。コンピューターのコストは800,000 RMB未満に制御される。[7][8]。

龙芯2G / 2G + / 2GQ / 2G-2000

龙芯2Gは、「High Core Safety Computer CPU Development and Application」原子力高規模主要プロジェクトの支援を受けて開発された。2008年に設計されたが、龙芯の2Gおよび3Aプロジェクトの同時実装により、開発の進捗に影響を与える重複があった。2010年に正常に開発された。龙芯2Gは65ナノメートルプロセスを採用し、主周波数は1.0 GHz、トランジスタ数は1億、命令セットはMIPS64と互換性があり、X86バイナリ変換アクセラレーション命令が追加され、龙芯メディア拡張命令に加えて、64 KB命令と64 KBデータのL1キャッシュ、1 MBがある。L2キャッシュ、消費電力3W。このプロセッサでは、X86バイナリ変換テクノロジが使用され、MIPSプラットフォームでX86ダイナミックバイナリ変換を実装する方法が提案されている。龙芯2Gは、龙芯3A1000のシングルコアバージョンに相当する。龙芯2GQは、クアッドコアプロセッサである龙芯2Gの製品版である。龙芯2GQと龙芯3A1000の違いは、龙芯2GQは複数の相互接続をサポートしていないことである。龙芯2GPは後に龙芯2Iと改名された。

龙芯2H

龙芯2Hは、龙芯2Gプロセッサおよび龙芯1A（2F Southbridge）の後継であり、セキュリティで保護されたコンピューター用のシングルチップソリューションを提供することを目的としている。龙芯2Hは、周波数が1 GHz以上の65 nmプロセスで実装されている。主にネットワーク機器に使用される。MIPS64命令セットと互換性があり、X86バイナリ変換命令セットをサポートする。64KBの命令L1cacheと64KBのデータL1cache、512KBのL2cacheがある。統合されたGS232Vメディア処理IP。

龙芯2Hの最初のアプリケーションはネットブックだったが、ネットブック市場が消滅したため、この分野には適用されなかった。龙芯2Hは、主に産業用制御の分野、およびファイアウォールを含むネットワークセキュリティの分野で使用される。龙芯2Hは2012年にリリースされ、サンプルは2013年にリリースされ、製品は2014年にリリースされた。龙芯2Hのフローは、龙芯が複雑なSOCの設計能力を習得したことを示している。龙芯2Hの特徴は、多くの機能を統合した大規模で包括的な機能であり、チップ設計は複雑だが、特定のアプリケーション向けに最適化されていない。龙芯2Hは、スタンドアロンSOCまたはHTインターフェイスのサウスブリッジチップとして使用できる。

龙芯2I

龙芯アシニアメンテナー「Flygoat」の分析によれば、龙芯2Iは龙芯2GP0800Dの別のコード名である。

龙芯2K1000

龙芯2K1000は、デュアル送信64ビットGS264マイクロ構造、40 nmプロセス、1 GHzでクロックされる商用グレードチップ、および800 MHzでクロックされる産業グレードチップを使用するデュアルコアプロセッサである。

龙芯2K1000プロセッサの正面写真

龙芯Pi二代目ホームの正面写真

龙芯2K1000プロセッサは龙芯2Hのアップグレードチップであり、その計算性能とIO帯域幅は龙芯2Hよりも大幅に高くなっている。龙芯2K1000は、タブレットと産業用制御分野の両方でのネットワーク通信アプリケーション向けに設計されている。

統合された64ビットDDR3コントローラー、2つのGMACコントローラー、2つのX4PCIEコントローラーは、6 X1モードで構成できる。統合共有1MBセカンダリキャッシュ、統合GPU、ディスプレイコントローラー、デュアルDVIディスプレイのサポート。統合64ビット533MHz DDR2 / 3コントローラー、1 SATA2.0インターフェイス、4 USB2.0インターフェイス、2 RGMIIギガビットネットワークインターフェイス、統合HDA / AC97 / I2Sインターフェイス、統合RTC / HPETモジュール。最大4つのUARTコントローラー、1つのNANDコントローラー、2つのCANコントローラー、および1つのSDIOコントローラーを統合する。

龙芯2K2000

龙芯2K2000は、計画中の龙芯2K1000のアップグレード版であり、2 GHzの周波数で28ナノメートルプロセスで生産される予定である。

龙芯3号シリーズ
龙芯3プロセッサは、4送信64ビットマルチコアプロセッサである。現在、龙芯3B1500プロセッサは8コアであることに加えて、他の龙芯3プロセッサは4コアである。龙芯3C5000プロセッサは、プロセッサコアを16に増やする。

龙芯3プロセッサの微細構造は、GS464、GS464E、GS464V、およびGS464EV（GS464v）に分かれている。

龙芯3A1000

龙芯3A1000は、STMicroelectronicsの65nmプロセスフローを使用して2008年末に納品された。2009年5月20日、龙芯3A1000ウェーハ生産は組立ラインから外れた。9月28日、サンプルが戻って、800MHz-1GHzのクロックでオペレーティングシステムを正常に起動した。龙芯3A1000は2010年5月中旬に最初に改訂およびリリースされた。10月末の最初の改訂は成功した。3A1000の2番目のリビジョンは2012年2月下旬にリリースされ、2012年8月中旬に正常にリリースされた。龙芯3A1000は、4つの4つのアウトオブオーダー実行GS464コア、9ステージパイプライン、64KBプライマリデータキャッシュおよび64KBファーストレベル命令キャッシュ、4MB共有セカンダリキャッシュ、最大周波数1GHz、消費電力15w（ダイナミックドロップをサポート）を統合する周波数）、チップ面積は174mm2、トランジスタ数は4億2500万である。各CPUコアには2つの浮動小数点乗算および加算パーツが含まれ、倍精度浮動小数点パフォーマンスピークは16GFlopsである。龙芯3A1000プロセッサには、x86バイナリ変換アクセラレーション命令が実装されている。3A100は、HT1.0 * 2、PCIコントローラー、LPC、SPI、UART、GPIOを統合している。1121ピンと40mm x 40mm FCBGAパッケージを備えた統合72ビットDDR2 / 3コントローラー。

龙芯3B1000

2010年11月の終わりに、3B1000チップの最初のバッチがリリースされ、2011年2月上旬にリリースされ、7月上旬に返却された。龙芯3B1000は2度目の再設計を行い、2011年12月上旬にリリースされ、2012年4月末に返却された。

龙芯3B1000は、高性能マルチコアCPU R＆Dおよび原子力ハイベースプロジェクトのアプリケーションでサポートされている。STMicroelectronicsの65ナノメートルプロセスで設計されており、周波数は1 GHz、消費電力は25 Wである。8つの64ビット4発行の順不同の龙芯ベクトル実装を統合している。プロセッサコアGS464V、4MBセカンダリキャッシュ、各コアには2つの256ビットベクターコンポーネントが含まれ、ピーク浮動小数点パフォーマンスは128GFLOPSである。

龙芯3B1000の最大の特徴は、GS464コアの浮動小数点コンポーネントと浮動小数点レジスタファイルを2つの256ビットベクトル処理コンポーネントと128×256ビットベクトルレジスタファイルで置き換える龙芯ベクトルプロセッサコアの設計である。1 GHzでの龙芯3Bのピーク倍精度浮動小数点計算機能は、128 GFlopsに達する。龙芯3Bプロセッサには、300を超える専用のベクトル処理命令が実装されている。

龙芯3Bチップの面積は300mm2で、トランジスタの数は6億個近くである。

龙芯3B1500

龙芯3B1500は、2012年1月中旬に設計および出荷された。サンプルは2012年8月末に採取された。その後、プロセスは32nmから28nmに移行し、2013年4月末にリリースされた。10月末にサンプルが受け取られたが、フィルムは成功しなかった。その後、32nmプロセスに復元され、何らかの方法でフィルムのコストが補償された。そのため、再度改訂され、2015年1月末にリリースされた。サンプルは2015年6月下旬に受領された。

龙芯3B1500Eプロセッサの正面写真

龙梦A1310マザーボード（統合された龙芯3B1500Eプロセッサ）

龙芯は当初16コアの龙芯3Cプロセッサーの発売を計画していたが、戦略的な調整により、当初の龙芯3Cはキャンセルされ、8コアの龙芯3B1500は縮小された。龙芯3B1500は、8つの4号アウトオブオーダー64ビットGS464Vプロセッサコア、9ステージパイプラインを統合し、各プロセッサコアは64KBのプライベート第一レベル命令キャッシュと64KBのプライベートプライマリデータキャッシュ、128KBプライベートセカンダリキャッシュを備えている8MB 3レベル共有キャッシュ、SMICの32nmプロセスを使用、チップ面積180mm2、トランジスタ数11億、1.5GHzでクロック、フリップチップボールグリッドアレイ（フリップチップBGA）パッケージ、チップピン数1121、パッケージサイズ40mm×40mm。シングルチップの倍精度浮動小数点演算能力は192GFlopsに達する。消費電力は30w（標準）/ 60w（ベクター）である。

インターフェイスには、HT2.0 * 2、PCI、LPC、SPI、UART、GPIO、72ビットDDR2 / 3コントローラーがある。

龙芯3A2000 / 3B2000

龙芯3A2000は2014年11月上旬に映画に配信され、2015年4月10日にブラインド映画が取得された。2015年8月18日、龙芯は記者会見を開き、新製品を正式にリリースした。2015年9月と2016年3月に、それぞれ1回目の改訂設計と2回目の改訂設計が実施された。

龙芯3A2000プロセッサは、64ビットGS464Eプロセッサコアの4つの問題の順不同の実装を4つ統合し、GS464Eマイクロアーキテクチャを使用する最初のプロセッサである。SMICの40nm CMOSプロセスで製造され、周波数は800〜1000MHz、SPEC CPU2006スコアは1GHzで6.9である。パッケージタイプFCBGA、1121ピン、パッケージサイズ40mm×40mm。 GS464Eプロセッサコアは、統合された64KBレベル1命令キャッシュ、64KBレベル1データキャッシュ、256KBレベル2キャッシュ、および4MBレベル3キャッシュを備えたGS464の改良バージョンである。特に、GS464Eプロセッサコアのストリームパフォーマンスは大幅に改善され、シングルコアSTREAMのパフォーマンスは6.3GB / sであり、これは龙芯3A1000の20倍である。パイプラインは、GS464の第9レベルから第12レベルにアップグレードされた。16GFlopsのピーク浮動小数点パフォーマンス。

インターフェースでは、龙芯3A200は2つのHT3.0インターフェース、PCIコントローラー、LPC、SPI、UART、GPIO、72ビットDDR2 / 3-1333×2コントローラーを統合する。

龙芯3A1500-I

龙芯3A1500-Iは、龙芯3A2000の陶器で密封されたバージョンで、工業用グレードのチップで、SMICの40nm LLテクノロジーを使用して、700〜1000MHzの周波数でストリーミングする。推奨周波数は800MHzである。

龙芯3A3000 / 3B3000

龙芯3A3000は2016年2月中旬に納品され、6月中旬に盲目的に封印された。2016年10月17日、龙芯3A3000は量産に入ることができる。

2017年4月26日、龙芯は記者会見を開き、龙芯3A3000プロセッサを正式にリリースした。

龙芯3A3000 / 3B3000は1.2Hz〜1.5GHzでクロックされ、4コアプロセッサであり、4つの問題のアウトオブオーダー64ビットスーパースカラープロセッサコア（GS464E）を4つ使用し、MIPS64命令セットをサポートし、Loongex®拡張命令セットLoongISA®をサポートする1.0、12ステージのスーパースカラーパイプラインを使用、各コアには2つの固定小数点ユニット、2つの浮動小数点ユニット、および2つのメモリアクセスユニットがある。各プロセッサコアには64KBプライベートレベル1命令キャッシュと64KBプライベートレベル1データキャッシュが含まれ、各プロセッサには256KBのプライベートL2キャッシュが含まれ、すべてのプロセッサコアは8MB L3キャッシュを共有する。

龙芯3A3000プロセッサの正面写真

龙芯3A2000と比較して、SMICの40nmからSTの28nm CMOSプロセスへのストリーマープロセスに加えて、プロセッサのL3キャッシュも4MBから8MBに増加した。ピーク浮動小数点パフォーマンス24GFlops。1121ピンの40mm * 40mm BGAパッケージでパッケージされ、標準消費電力は<40W@1.5GHzである。 統合インターフェースはHT3.0 * 2、PCIコントローラー、LPC、SPI、UART、GPIO、72ビットDDR2 / 3-1600 * 2であり、ECCをサポートしている。 龙芯3A3000の全体的なパフォーマンスは、Intel®Atom™J1900プロセッサーと同等である。
龙芯3A3000の成功後、龙芯テクノロジー株式会社胡伟武の社長はスピーチで「私たちのゴッドソン3号-龙芯の15周年」、「3A3000の一般的な処理性能は国際的な一般処理を超えた。パフォーマンスの最初のしきい値であるシングルコアSPEC CPU2006パフォーマンスは、サーバー向けのARMのハイエンドプロセッサ、Intelのローエンドシリーズ（Atomシリーズ）プロセッサとVIAプロセッサ、および3A3000のメモリ帯域幅と同等である。AMDおよびIntelのハイエンドシリーズ（コアシリーズ）と同レベルである。このパフォーマンスは、政党や官公庁に代表されるトランザクション処理アプリケーションに十分である。」[9]

龙芯3A4000 / 3B4000

龙芯の次世代高性能プロセッサは、龙芯の最新のGS464EV（GS464v）微細構造を使用している。龙芯3A4000は依然としてST FD-SOI 28nmプロセスを使用しているが、メイン周波数は2.0GHzに増加し、全体的なパフォーマンスは前世代の3A3000の2倍になった。[10]

龙芯3A4000 / 3B4000は4つのGS464EVコアを統合し、MIPS®リリース5命令セットとLoongISA®2.0自律型命令セットをサポートする。龙芯3A4000のspec2006シングルコアベーススコアintおよびfpスコアは20ポイント、IPCは10ポイント/ GHzである。通常の消費電力は、1.6GHzで40W、1.8GHzで60W、2.0GHzで80Wで、動的周波数変調をサポートしている。龙芯3A4000 / 3B4000は、256ビットのベクトルアクセラレータと、128 GFlopsのシングルチップ浮動小数点パフォーマンスを統合している。

統合インターフェースはHT3.0 * 2、LPC、SPI、UART、GPIO、64ビットDDR4-2400MHz * 2であり、ECCをサポートし、安全で信頼できるデバイスをサポートする。

龙芯3A5000 / 3C5000

龙芯の次世代高性能は、2019年末または2020年初頭にストリーミング配信される予定である。3A4000プロセッサのマイクロ構造GS464EVは14 / 12nmプロセスで使用され、メイン周波数は2.5GHzに増加する。3A5000は4コアプロセッサだが、3C5000は16コアプロセッサになる。

龙芯チップセットシリーズ

龙芯7A1000

龙芯7A1000タイプブリッジは、龙芯3プロセッサの最初のチップセット製品であり、AMD RS780（E）+ SB710チップセットを置き換えて、龙芯プロセッサにNorth-South Bridge機能を提供することを目標としている。主な機能は次のとおりである。

3A3000でマザーボードに統合された龙芯7A1000ブリッジの正面写真

統合16ビットHT3.0インターフェイス、コアGC1000 GPU、ディスプレイコントローラー、デュアルDVOディスプレイのサポート、16ビットDDR3メモリコントローラー、3つのX8PCIE2.0インターフェイス、各X8インターフェイスは2つの独立したインターフェイスに分割可能X4インターフェース。2つのX4PCIE2.0インターフェイスは、6つの独立したX1インターフェイスに分割できる。3 SATA2.0、6 USB 2.0、2 RGMIIギガビットイーサネットインターフェイス、HDA / AC97、RTC / HPETモジュール、1個のフル機能UARTコントローラー、6個のI2Cコントローラー、1個のLPCコントローラー、1個SPIコントローラー、複数のGPIOピン。

今後の龙芯3A4000はAMDのRS780チップセットを使用しなくなるが、ブリッジの選択でAMDの影響を受けないようにするために、龙芯7Aはブリッジとして使用される。

龙芯7A2000

龙芯の次世代のサポートブリッジとして、龙芯7A2000は、龙芯7A1000のアップグレードバージョンである。7A1000と比較して、7A2000 PCIEコントローラーコードは龙芯によって作成され、PCIE Gen3である。STの28nm FD-SOIプロセスを使用したGPUは、自社開発のGPUである。

LoongISA®

LoongISA®（LISA®）は、龙芯に登録された自律CPU命令セットだ（MIPS®命令セット形式のMIPS®命令セットから拡張されている）。現在、LISA®には2つのバージョンがあり、それぞれLISA®1.0とLISA®2.0である。LISA®は、龙芯の公式情報に基づいて取扱説明書を発行する。

龙芯は隠れたプロセッサーを発表しなかった

龙芯の第1、第2、および第3系列のプロセッサーに加えて、龙芯の開発中にいくつかの実験的プロセッサーが開発されており、大量生産はなく、スラグのないものもある。そのようなプロセッサがいくつか見つかった。

Godson-T

開発プロセスでは、龙芯プロセッサーはかつてスーパーコンピューターとして使用されていたが、Godson-Tという名前の64コアマルチコアプロセッサーの開発を望んでいる。Godson-Tは、コンピューティングアドバンストマイクロシステムズ研究グループによって開発され、RTL検証は2008年に実施された。RTLコードは2008年12月に作成された。2010年5月、GodSon-Tのプロトタイプチップである16コアのGodSon-TIは、130ナノメートルプロセスで出荷された。2010年10月17日、試運転は成功した。

龙芯がR＆Dの焦点をプロセッサコアのパフォーマンスの向上に再び向けたため、Godson-Tプロセッサは廃止された。

Godson-X

龙芯の大量生産プロセッサはすべて、MIPS命令セットを使用している。ただし、x86命令セットは主流のデスクトッププロセッサ市場で使用されているため、龙芯は知的財産および特許にx86命令セットを使用できない。既存のエコシステムとの互換性を実現するために、龙芯3Aシリーズはx86用のバイナリ変換命令とarm命令を実装している。開発プロセス中に、龙芯はx86命令セットを使用してプロセッサプロトタイプGodson-Xを開発した。

このプロジェクトは2005年7月に始まった。Godson-Xプロセッサの元の設計は、x86命令と互換性のあるFPGAプロトタイププロセッサであり、FPGAプロトタイププロセッサでWindows XPを起動できる。そこで、最初のステップであるコンピューティングアドバンストマイクロシステムズ研究グループ、マイクロアーキテクチャーのGodson-Xを慎重に設計した。Godson-Xは、龙芯2設計に基づく4送信スーパースカラーX86プロセッサである。x86と互換性があり、Intel MMX命令、SSE命令セット、x87浮動小数点命令をサポートしている。サイクルレベルのシミュレーションプログラムによる2番目のステップでは、プロセッサの各ビートの状態をシミュレートする。その後、コンピューティングアドバンストマイクロシステムズ研究グループはシミュレーターを使用してWindows XPを起動しようとした。最後に、コンピューティングアドバンストマイクロシステムズ研究グループのRTL調整とFPGAシミュレーションの完了時間は2006年7月だった。プロセッサはFPGAプロトタイプであり、ストリーミングされたことはあらない。

龙梦一号

中科龙梦（現在は航天龙梦と改名）は、龙芯の初期IPコアを使用して、Fiscalcontrollerレジスタ用の龙梦一号SOCを開発した。税制のSoC専用チップは、MCUとして「龙芯一号」プロセッサコアを使用し、オンチップバスとしてAHB（Advanced High Performance Bus）+ APB（Advanced Peripheral Bus）を使用する。

GS32I-400 SOC

GS32Iは龙芯2に従って設計されたSOCチップで、周波数は400MHz、統合16Kデータバッファと16K命令キャッシュ、パッケージサイズ19mmx19mm、424ピンBGAパッケージである。内部インターフェイスには、統合PCIコントローラー、2つの100Mネットワークコントローラー、USB、AC97コントローラー、PCMCIAコントローラー、SDRAMコントローラー、EPROMコントローラーがある。

プロセッサ仕様
シリーズ モデル 周波数
（MHz） アーキテクチャ
マイクロアーキテクチャ 年 コアの数 プロセス
（nm） トランジスタ
（百万） チップサイズ
（mm2） 力
（W） 電圧
（V） キャッシュ （KiB） ピーク浮動小数点パフォーマンス
（GFLOPS） 性能
[ SPEC CPU2000] 備考
最初のレベル（シングルコア） 第二レベル 第三レベル
データ 指令
Godson 1 266 MIPS-II 32-bit N/A 2001 1 180 22 71.4 1.0 不明 8 8 N/A N/A 0.6 19/25 [11]
FCR_SOC 266 MIPS-II 32-bit N/A 2007 1 180 不明 不明 不明 不明 8 8 N/A N/A 0.6 不明 [12][13]
2B 250 MIPS-III 64-bit N/A 2003 1 180 不明 不明 不明 不明 32 32 N/A N/A 不明 52/58
2C 450 MIPS-III 64-bit N/A 2004 1 180 13.5 41.5 不明 不明 64 64 N/A N/A 不明 159/114
2E 1000 MIPS-III 64-bit GS464 (r1)(原型) 2006 1 90 47 36 7 1.2 64 64 512 N/A 不明 503/503
龍芯1 1A 300 MIPS32 GS232 2010 1 130 22 71.4 1.0 不明 16 16 N/A N/A 0.6 不明 [14]
1B 266 MIPS32 GS232 2010 1 130 13.3 28 0.6 不明 8 8 N/A N/A 不明 不明 [15]
1C 300 MIPS32 GS232 2013 1 130 11.1 28.3 0.5 不明 16 16 N/A N/A 不明 不明 [16]
1C101 8 MIPS32 GS132R 2018 1 130 不明 不明 不明 不明 N/A N/A N/A N/A 不明 不明 [17]
1D 8 MIPS32 GS132 2014 1 130 1 6 3 × 10−5 不明 N/A N/A N/A N/A 不明 不明 [18]
龍芯2 2F 1200 MIPS-III 64-bit GS464 (r1) 2007 1 90 51 43 5 1.2 64 64 512 N/A 3.2 不明 [19]
2G 1000 MIPS64 GS464 (r2) 2012 1 65 不明 不明 不明 1.15 64 64 4096 N/A 不明 不明 [20]
2GP 800 MIPS64 GS464 (r2) 2013 1 65 82 65.7 8 1.15 64 64 1024 N/A 3.2 不明
2I
2H 1000 MIPS64 GS464 (r2) 2012 1 65 152 117 5 1.15 64 64 512 N/A 4 不明
2K1000 1000 MIPS®64 Release 2 LoongISA® 1.0 GS264E 2017 2 40 1900 79 5 1.1 32 32 256 × 2 1024 8 不明 [21]
龍芯3 3A1000 1000 MIPS®64 Release 2
LoongISA®1.0

GS464 (r2) 2009 4 65 425 174.5 10 1.15 64 64 256 × 4 N/A 16 568/788, シングルコア 2.4/2.3 (SPEC CPU2006) [22]
3B1000 1000 MIPS®64 Release2
LoongISA®1.0

GS464 (r2) 2010 4+4 65 ＞ 600 不明 20 1.15 64 64 128 × 8 N/A 不明 不明 [23]
3B1500 1200–1500 MIPS®64 Release 2
LoongISA®1.0

GS464V 2012 4+4 32 1140 142.5 30(典型的な)
60(ベクトル) 1.15–1.35 64 64 128 × 8 8192 150 不明 [24][25]
3A1500-I 800–1000 MIPS®64 Release2
LoongISA®1.0

GS464E 2015 4 40 621 202.3 15 1.15–1.25 64 64 256 × 4 4096 16 シングルコア 6~7(SPEC CPU2006) [26]
3A2000
3B2000
3A3000 1500 MIPS®64 Release 2
LoongISA®1.0

GS464E 2016 4 28 ＞ 1200 155.78 30 1.15–1.25 64 64 256 × 4 8192 24 1100/1700, シングルコア 11/10 & マルチコア 36/33(SPEC CPU2006) [27][28]
3B3000 GS464E
3A4000 1800-2000 MIPS®64 Release 5
LoongISA®2.0

GS464EV(GS464v) 2019 4 28 ? ? 40 @ 1.6GHz
60@1.8GHZ

80@2.0GHz

0.95-1.25 64 64 256 x 4 8192 128 シングルコア >20/>20 (SPEC CPU2006)(@2.0GHz)
3B4000

注記

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関連項目
スーパーコンピュータ
外部リンク

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北京神州龙芯集積回路設計株式会社
狗剩百科事典，龙芯非公式の百科事典
評価報告書
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MIPSマイクロプロセッサ
カテゴリ: 加筆依頼ミップス・テクノロジーズマイクロプロセッサ

最終更新 2024年7月7日 (日) 07:58 （日時は個人設定で未設定ならばUTC）。
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