【東芝が快挙】量子コンピュータを作らず100倍速を達成…
https://youtu.be/gE-WkaqoY-0
カテゴリー: コンピューター、関連
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RTX5090の価格(日本円での)の推移は?
『NVIDIAの最上位コンシューマー向けGPU「GeForce RTX 5090」の日本円価格は、発売当初の約45万円から、現在は平均65万円前後にまで暴騰しています。 [1, 2, 3]
AI需要による世界的な品薄やGDDR7メモリの価格高騰が直撃し、発売以降右肩上がりの推移をたどっています。 [1, 3, 4, 5]
主な価格推移のタイムラインと要因は以下の通りです。
1. 2025年1月:発表と発売(想定外の「抽選スタート」)
- メーカー発表最安値: 39万3,800円〜
- 実際の初動価格: 約45万円 〜 58万円
- 市場の動向: 2025年1月31日に発売されましたが、あまりの入荷数の少なさから、国内では「定価(39.3万円)」での一般販売はほぼ行われず、各ショップで45万円以上での抽選販売という異例の幕開けとなりました。 [2, 5, 6]
2. 2025年春〜夏:一時的な流通改善と「40万円台前半」への微減
- 市場平均価格: 約46万円 〜 51万円(最安モデルで41.8万円など)
- 市場の動向: 発売直後の極端な品薄が5月頃にかけて一時的に改善し、ZOTAC製などの一部モデルが定価に近づく41万〜42万円台を記録するなど、価格がやや落ち着きを見せました。 [1, 3, 7]
3. 2025年秋〜冬:供給激減と「50万円突破」
- 市場平均価格: 約52万円 〜 56万円
- 市場の動向: 秋以降、世界的なメモリ不足(GDDR7などの高騰)の影響を受け、NVIDIAからの出荷・供給量が大幅に減少しました。店頭在庫が一掃されたことでプレミアム価格(転売・高騰価格)が上乗せされ、年末には完全に50万円台後半が定着しました。 [1, 4, 5, 7, 8]
4. 2026年現在:品薄の深刻化による「60万〜70万円台」への暴騰
- 現在の市場平均価格: 約64万 〜 68万円
- 現在の各社主要モデルの価格帯:
- ZOTAC製: 約61.9万円〜
- GIGABYTE製: 約59.9万〜68.4万円
- ASUS製(ROG等): 約66.8万〜75.2万円
- 市場の動向: ゲーム用途(モンスターハンター新作などの特需)に加え、個人・研究者による「AI演算用」としての需要が衰えず、品薄が一段と深刻化しています。
現在、多くの主要モデルが発売当初から約20万円近く値上がりした状態で推移しています。 [1, 3, 5]
グラフィックボードの買い時や、特定のメーカー(ASUS、MSI、ZOTACなど)の在庫・価格状況についてさらに詳しく知りたい情報はありますか?
[1] https://macha795.com
[2] https://gazlog.jp
[3] https://kakaku.com
[4] https://gazlog.jp
[5] https://macha795.com
[6] https://pc.watch.impress.co.jp
[7] https://gazlog.jp
[8] https://www.nichepcgamer.com
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GPUが並列処理に強いことは、分かる。しかし、本来は「3D画像の表示」に特化したもので、必ずしも「AIの演算処理」に最適化されたものではなかったと思う。今後も、「AI最適化チップ」としてのエヌビディアの地位は、揺らがないと考えられるのか?予測されるシナリオは?
『ご指摘の通り、GPU(画像処理装置)は本来、3Dグラフィックスを描画するための「並列計算機」として誕生しました。
しかし、NVIDIAは15年以上前からこの仕組みがAI(行列計算)に流用できることを見抜き、ハードウェアを「AI専用」へとドラスティックに進化させてきました。 [1, 2, 3, 4]
2026年現在、NVIDIAの市場シェアは約80%と圧倒的ですが、今後は「GPUの限界」と「競合の台頭」により、独占から多極化へとシフトすると予測されます。
今後の主導権争いにおける3つのシナリオを解説します。 [5, 6]
NVIDIAの強さ:なぜ「元・画像チップ」が今も最強なのか?
NVIDIAの絶対的な強みは、ハードウェアの性能そのものよりも、「CUDA(クーダ)」と呼ばれるソフトウェア生態系にあります。 [7, 8]
- 世界中のAI研究者や開発者が、NVIDIAのチップを動かすためのシステム(CUDA)を基準にAIプログラムを書いています。
- 他社がどれほど優れた「AI最適化チップ」を作っても、ソフトウェアが対応していなければAIが動かないため、顧客はNVIDIAから離れられないという強力な「堀(Moat)」が築かれています。 [7, 8]
予測される今後の抗争シナリオ
今後、NVIDIAの地位を脅かす要因として、以下の3つのシナリオが並行して進むと考えられます。
シナリオA:巨大テック(GAFAMなど)の「自社製ASIC」による内製化(最大の脅威)
- 内容: Google(TPU)、Amazon(Trainium)、Metaなどの巨大IT企業(ハイパースケーラー)は、NVIDIAの法外なチップ価格と莫大な消費電力を嫌い、自社のAIサービスだけに特化させた専用チップ「ASIC(特定用途向け集積回路)」の開発・導入を急いでいます。
- 予測: 画像処理などの無駄な回路を一切排除し、自社のAIアルゴリズムに100%最適化されているため、電力効率とコストパフォーマンスでGPUを上回ります。ゴールドマン・サックスなどの予測では、2027年までにこれら自社製ASICの需要がGPUと肩を並べるとされており、NVIDIAのシェアを大きく削る最大の要因になります。 [6, 9, 10, 11]
シナリオB:競合AMDの猛追と「脱CUDA」の動き
- 内容: ライバルであるAMDは、NVIDIAの最新モデルに対抗する高性能AIチップ(MI355Xなど)を投入し、MetaやOpenAIなどの大口顧客を獲得し始めています。
- 予測: 同時に、業界全体で「NVIDIA一強」を崩すため、CUDAを仲介せずにどのチップでもAIを動かせるオープンソースのソフトウェア環境(PyTorchの最適化やAMDのROCmなど)の開発が急速に進んでいます。
ソフトウェアの壁が薄くなるにつれ、価格競争が激化します。 [12, 13, 14, 15]
シナリオC:NVIDIAの「AIシステム企業」への脱皮(防衛策)
- 内容: NVIDIA自身も、単なる「チップ単体の販売」から、数万個のチップ、超高速ネットワーク、冷却システム、AIソフトウェアを丸ごとセットにした「AIスーパーコンピュータ(Blackwellラックなど)」を売るビジネスへシフトしています。
- 予測: チップ単体での性能評価ではなく、「データセンター丸ごと動かしたときの圧倒的な通信スピードと安定性」で勝負するため、他社がチップ単体で追いついてきても、大型データセンター市場におけるNVIDIAの優位性は数年間は維持される見込みです。 [2, 7, 8, 9, 13]
結論
NVIDIAの地位は「すぐには揺らぎません」が、市場シェアは現在の90%超から、2026〜2027年にかけて70%程度まで緩やかに低下すると予測されています。 [5, 16]
今後は、「汎用性が高くどんなAIでも動くNVIDIAのGPU」と、「特定の巨大AIサービス(検索、SNS、クラウド)を安く省エネで動かす自社製専用チップ(ASIC)」による棲み分け(多極化)が進むことになります。 [6, 10]
このシナリオの中で、さらに深掘りしたい部分はありますか?
- GoogleのTPUがなぜNVIDIAのGPUに対抗できているのか、その仕組み
- AIの爆発的普及に伴う「データセンターの電力不足問題」とチップの省エネ化競争
- NVIDIAが次に仕掛ける「次世代 Rubin アーキテクチャ」のタイムライン [11]
[1] https://www.intel.com
[2] https://markets.financialcontent.com
[3] https://www.researchgate.net
[4] https://run.unl.pt
[5] https://siliconanalysts.com
[6] https://siliconanalysts.com
[7] https://www.tradingkey.com
[8] https://www.aichips.com
[9] https://news.ycombinator.com
[10] https://www.heygotrade.com
[11] https://siliconanalysts.com
[12] https://finance.yahoo.com
[13] https://www.youtube.com
[14] https://thecuberesearch.com
[15] https://www.amd.com
[16] https://siliconanalysts.com
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※ Qコードが、「A2」というエラー・コードを吐いて、起動しない…。
※ セルフチェックの段階で止まって、先に進まない…。
Copilot 検索
……マザーボードのQコードA2は、IDE(IDE検出エラー)を示しています。このエラーは、マザーボードがIDEデバイスを正しく検出できないことを意味します。具体的には、HDDやSSDなどのIDEデバイスが認識されず、BIOSでエラーが発生することがあります。
このエラーは、ストレージデバイスやその接続、BIOS設定に関連した問題を示しています。特に、ストレージデバイスが物理的に故障している、またはケーブル接続が緩んでいる可能性があります。
QコードA2エラーが表示された場合、まずはハードウェアの接続を確認し、必要に応じてハードウェアを交換することを検討してください。また、BIOS設定を見直すことも重要です。』…、と言うことだ…。
※ 幸い、サブ機は生きてたんで、そっちから投稿している…。
※ だけど、これ、ちょっと古い機種で、Windows11にアップグレードできないのよ…。
※ Windows10のサポート終了も、間近だしなあ…。
※ どうしたものか…。
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NVIDIA製GPUの数十倍速い? 次々に出てくる「AI専用チップ」とは何者か 識者に聞く高速化の仕組み
https://www.itmedia.co.jp/aiplus/articles/2407/30/news137.html




『2024年07月31日 09時00分 公開
[斎藤健二,ITmedia]
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スタートアップ企業の米Etchedが発表した「Sohu」が、AI業界に新たな波紋を投げかけている。トランスフォーマーモデルに特化したこのAI専用チップは、米NVIDIAのH100 GPUと比較して20倍高速かつ低コストで動作すると主張しているからだ。SohuのようなAI専用チップの登場は、AI業界にどのような変革をもたらすのか。汎用性の高いGPUから特化型チップへの移行は、AI開発のアプローチをどう変えるのか。そして、こうした専用ハードウェアの普及は、ソフトウェア開発の方向性にどのような影響を与えるのか。
オーダーメイドによるAIソリューション「カスタムAI」の開発・提供を行うLaboro.AI(東京都中央区)の椎橋徹夫CEOに、AI専用チップがもたらす可能性と課題について聞いた。
Laboro.ai代表取締役CEOの椎橋徹夫氏
プロフィール:椎橋徹夫米国州立テキサス大学理学部卒業後、ボストンコンサルティンググループに参画。消費財や流通など多数のプロジェクトに参画した後、社内のデジタル部門の立ち上げに従事。その後、東大発AI系のスタートアップ企業に創業4人目のメンバーとして参画。AI事業部の立ち上げをリード。東京大学工学系研究科松尾豊研究室にて「産学連携の取り組み」「データサイエンス領域の教育」「企業連携の仕組みづくり」に従事。同時に東大発AIスタートアップの創業に参画。2016年にLaboro.AIを創業し、代表取締役CEOに就任。
──現在のAIチップ市場はどのような状況でしょうか?
椎橋:現在のAIチップ市場には、大きく分けて2つの流れがあります。1つは汎用的なGPU(Graphics Processing Unit)で、もう1つは用途特化型のASIC(Application Specific Integrated Circuit:特定用途向け集積回路)です。
ベンダー アーキテクチャ AI フォーカス 売りの特徴 市場フォーカス
NVIDIA GPU 全て(学習&推論) パフォーマンス/SWスタック/エコシステム 全てのAI
AMD GPU 全て より多くのHBM/より多くのFLOPS 全てのAI
Intel Gaudi ASIC 全て 価格/性能比 エンタープライズAI
Google TPU V4p ASIC 全て Google Gemini Google内部ワークロード
AWS Trainium2 ASIC 学習 AWSクラウドでの低コスト エンタープライズ小規模トレーニング
AWS Inferentia ASIC 推論 AWSクラウドでの低コスト エンタープライズ推論
Microsoft Maia ASIC 全て Microsoft 360向け Microsoft 360アプリ/エンタープライズファインチューニング
Qualcomm Cloud AI100 ASIC 推論 ワット当たり最高性能 準大手クラウド
Cerebras CS2 ウェハースケールASIC 学習 新モデルへの容易なスケーリング 準大手クラウドとエンタープライズトレーニング
Groq LPU ASIC 推論 高速LLM推論 推論サービス
SambaNova SN30 & SN40 ASIC 学習 高速かつ効率的な学習 トレーニングサービス
Tenstorrent AI ASIC/RISC-V カスタムチップ用IP ジム・ケラー設計 組み込みチップ/データセンターAI
まず、GPUの方を見てみると、特にデータセンター向けのAIチップ市場では、NVIDIAのGPUが圧倒的なシェアを持っています。具体的には、90%以上のシェアを占めており、ほぼ独占状態と言っても過言ではありません。米AMDも一部GPUを作っていますが、NVIDIAの独占的な状況は変わりません。一方で、ASIC、つまり用途特化型のチップの方では、いくつかの大手テクノロジー企業や新興企業が参入しています。例えば、米GoogleのTPU(Tensor Processing Unit)や、米AppleのNPU(Neural Processing Unit)などが挙げられます。これらは、それぞれの企業が自社の製品やサービスに最適化する形で開発しているASICです。
そして最近、特に注目を集めているのが、米Cerebras Systemsや米Groq、米Tenstorrentといったスタートアップ企業です。これらの企業は、AIの学習や推論に特化した新しいタイプのチップを開発しています。
──なぜこのような新興企業が出てきているのでしょうか?
椎橋:この背景には、AI全般に対する大規模な資金流入があります。AIの重要性が増す中で、AIの学習や推論に必要な計算資源に対するニーズが世界的に高まっています。それに伴い、より効率的な計算能力を提供するチップへの需要も急増しています。
また、NVIDIAのGPUの供給不足という状況も、新たなプレイヤーの参入を後押ししています。NVIDIAのGPUを製造している台TSMC(Taiwan Semiconductor Manufacturing Company)の生産能力がボトルネックとなり、GPUが不足する事態が起きています。この状況下で、新たなソリューションを提供する企業が注目を集めているわけです。
──新興企業の中でも特に注目されている企業はどこですか?
椎橋:特に注目を集めているのは、Cerebras Systems、Groq、そしてSohuを発表したEtchedです。加えて、つい先日ソフトバンクグループが買収を発表したGraphcore、理化学研究所も試験的に採用をしているSambaNova Systemsも有名です。
Etchedが発表したトランスフォーマー特化型チップ「Sohu」
Cerebras Systemsのウェハースケールエンジンは、従来のチップ製造方法を根本から変えようとする非常に野心的なアプローチです。通常、半導体チップは、円形のシリコンウェハーから複数の小さなチップを切り出して作ります。これは生産効率を上げるための方法ですが、チップの大きさには制限があります。それに対してCerebrasは、ウェハー全体を1つの巨大なチップとして使用します。これにより、従来のNVIDIAのGPUと比較して、面積で50倍以上、搭載できるコア数で100倍以上、メモリ容量でギガバイトからテラバイトレベルへと大幅に増やすことができます。
このアプローチの利点は、チップ間の通信が不要になることです。従来の方式では、複数のチップ間でデータをやりとりする必要がありましたが、ウェハースケールエンジンではそれが不要になるため、処理速度と効率が大幅に向上します。
ただし、これほど大きなチップを製造することは技術的に非常に難しく、生産歩留まりの問題もあります。また、これだけ大規模なチップを冷却することも課題となります。
Groqは、元GoogleのTPU開発者が立ち上げた会社で、LPU(Language Processing Unit)と呼ばれる、大規模言語モデルの推論に特化したチップを開発しています。Ethcedは最近登場した企業で、トランスフォーマーに特化したチップを開発しています。
これらの企業は、従来のGPUとは異なるアプローチで、AIの処理を高速化・効率化しようとしている点で注目を集めています。
──GroqやEthcedのアプローチはどのようなものですか?
椎橋:Groqは、大規模言語モデルの推論処理に特化したチップを開発しています。彼らが開発しているLPUは、現在のAI、特に自然言語処理の分野で主流となっているトランスフォーマーアーキテクチャ等をベースとした言語モデルの特性に合わせて最適化されています。
実際の性能としては、例えば700億パラメータのモデルで1秒間に350トークンを生成できるほどの速度を達成しています。これは一般的なGPUと比較して非常に高速です。
一方、Sohuはさらに踏み込んで、トランスフォーマーアーキテクチャのみに特化したチップを開発しています。彼らのアプローチは、トランスフォーマーの処理特性に合わせてハードウェアを最適化するというものです。
そもそもトランスフォーマーはどのように動いているのか
──トランスフォーマーモデルの処理の特徴について、詳しく教えていただけますか?椎橋:トランスフォーマーモデルの処理の特徴を理解するには、まず従来のRNN(Recurrent Neural Network)との違いを理解する必要があります。
RNNの処理の仕方は、入ってきた単語を順番にニューラルネットワークに入れて処理していきます。これまでに入力された単語の意味は、ニューラルネットワークの中に1つのベクトルとして圧縮されています。そして、新しく入ってきた単語との関係性だけを見ていくという形になります。つまり、これまで入ってきたものを「がっちゃんこ」した、総合としてのベクトルと、新しく入ってきた単語のベクトルの関係性を見るだけです。
一方、トランスフォーマーモデルは全く異なるアプローチを取ります。トランスフォーマーの核心部分は「アテンション機構」と呼ばれるもので、これが非常に特徴的です。
トランスフォーマーモデルでは、入力された全ての単語(トークン)同士の関係性を、それぞれ個別に計算します。例えば、10個の単語が入力されたとすると、1つの単語に対して他の9個の単語との関係性を全て見ていきます。そして、これを全ての単語に対して行います。
この処理方法により、文脈をより深く、より正確に理解できるようになります。直感的に考えても、全ての単語間の関係性を見る方が、より精度の高い理解ができそうだと想像できますよね。実際、この方法により、トランスフォーマーモデルは非常に高い性能を発揮しています。
ただし、この処理方法には大きなデメリットもあります。それは、計算量が膨大になるということです。入力されるトークンの数が増えれば増えるほど、計算量は飛躍的に増加していきます。
また、この処理には大量のメモリアクセスが必要になります。入力された文章をいったんメモリに置いて、そこから何度も参照しながら処理を行う必要があるからです。
さらに、この処理は並列化が難しいという特徴があります。全ての要素が互いに関係し合っているため、単純に処理を分割して並列に実行するということが難しいのです。
【トランスフォーマーの処理:分かりやすい例】
トランスフォーマーの処理、特にその核心であるアテンション機構を理解するために、次のような例を考えてみましょう。ある主(王様、政治家、組織長……)に仕える100人の専門家からなるアドバイザリーボードがいます。主は、アドバイザリーボードの意見(総意)を踏まえて、自らが信じる意思決定をします。
従来のRNNモデルでは、この状況を次のように処理します。
1人の人(仮にBさんとします)が立ち上がり、右隣のAさんに意見を聞きます。
Bさんは聞いた意見と自分の意見を合わせて要約し、左隣の次の人(Cさん)に渡します。
Cさんは、Bさんから受け取った要約と、自分の意見を合わせて新たな要約を作り、次の人に渡します。
これを100人全員が終わるまで繰り返します。
最後の100人目のアドバイザーは、主に要約を渡します
主はもともと持っていた自分の考えとアドバイザリーボードの総意(要約)を踏まえて意思決定をします
ここで問題なのは、次の2点です。100人のアドバイザリーボードの要約は、最後に近いアドバイザーの意見ほど強く反映されがち(初めの方の人たちの意見は忘れられがち)
アドバイザリーボードは、主がもともと持っている考えを知らず、それを踏まえた意見集約にはなっていない
一方、トランスフォーマーモデルは、この状況を全く異なる方法で処理します。全員が同時に立ち上がります
各人が、他の99人全員と直接会話を交わします
各人は、他の99人が自分の意見にとって有用な専門知見をどれだけを持っているかを見極めて、有用度に応じてそれぞれの意見を取り入れ自分の意見をアップデートします(アテンション)
これを全員が同時に行います
最後に、主が100人それぞれと会話をします
主は、もともとの自分の考えと各アドバイザーの意見の関連度合いを見極めて、関連度に応じて意見を取り入れて、最終的な意思決定をします。
このトランスフォーマーの方法には、いくつかの重要な特徴があります。並列処理:全員が同時に情報交換を行うため、処理が高速です。
直接的な関係性の把握:各人が他の全員と直接対話するため、情報のひずみが少なくなります。
大量の計算:100人それぞれが99人と対話するため、総計9900回の対話が発生します。これは膨大な計算量を意味します。
メモリ要求:各人は99人分の情報を一時的に記憶する必要があります。これは大量のメモリを必要とすることを意味します。
この例で分かるように、トランスフォーマーモデルは非常に詳細で包括的な情報処理を行いますが、それには大量の計算リソースとメモリが必要になります。これが、トランスフォーマーモデルに最適化された特殊なハードウェアが必要とされる理由です。──トランスフォーマーの特徴は、ハードウェア設計にどのような影響を与えるのでしょうか?
椎橋:トランスフォーマーモデルの特性は、従来のGPUで効率的に処理するのが難しい面があります。
トランスフォーマーの処理はRNNと比較するとGPUの計算に向いているものの、先ほど説明したように複雑に絡み合っているため、単純な並列計算に持ち込むのが難しいのです。
また、GPUとメモリの間でデータをやりとりする回数が多くなります。トランスフォーマーモデルの処理では、入力されたデータをメモリに置いて、それを何度も参照しながら計算を行います。そのため、メモリアクセスと演算処理の切り替えが頻繁に発生します。これは処理効率を下げる要因になります。
このような特性に対応するため、トランスフォーマーモデルに最適化されたハードウェア設計が重要になってきています。
その鍵となる基本的な考え方は、ハードウェア(チップ)が実行できる計算処理(命令セット)をそのモデルアーキテクチャの処理に必要な種類の計算に絞って、それぞれの種類の計算をする処理ユニットをちょうど良いバランスでそろえて配置することです。
手工業に例えるならば、CPUはどんな作業でもこなせる多能工が1人でいろいろな製品を作っている状態、GPUはどんな作業でもこなせる多能工が複数人で並行していろいろなパーツを作り組み立てている状態です。作りたい製品が多様な場合は効果的な方法ですが、作りたい製品と組み立てのプロセスが決まっている場合、これは非効率なやり方です。
ではどうしたらいいか。それは、必要な各作業に特化した単能工をそれぞれちょうど良い人数をそろえて、作業分担をする形で配置し、流れ作業のラインを作ることです。
先ほど述べたGroqのLPUは、その仕組みに「Tensor Streaming Processor」、つまり言語モデルの処理の中心になる行列(テンソル)のいくつかの種類の計算をユニット化して、ユニット間で処理データを受け渡していく流れ作業(ストリーミング)にする、という考え方を採用することで、言語モデルの推論の大幅な高速化を実現しています。
Groqチップのアーキテクチャ。やりたいことを言語モデルの処理に絞れば、「Matrix Unit=密行列の掛け算をする部分」「switch unit=データを流す処理の部分」「メモリ」「Vector Unit=ベクトルの計算を扱う部分」のようにシンプルな処理ユニットの種類を作って並べることができる
また、大胆にトランスフォーマーアーキテクチャのみに照準を定めるEtchedのSohuは、さらに細かくトランスフォーマーの計算処理プロセスにピッタリ合わせた計算ユニットの設計と配置を行いました。トランスフォーマーの処理であれば、従来GPUが計算リソースの30%程度しか有効に稼働させられていなかったところを、90%以上の稼働を実現しているとうたっています。Sohuは、Llama70Bのスループットで毎秒50万トークンを超え、現在の主流GPUであるH100に比べて20倍の速さ、NVIDIAの次世代GPUであるBlackwell(B200)に比べても桁違いに高速で安価になることを狙っている
──トランスフォーマーモデルに特化したハードウェアには課題はありませんか?椎橋:最大の課題は汎用性の低さです。トランスフォーマーモデルに最適化されたハードウェアは、他タイプのAIモデルをそもそも実行できなかったり、実行できても効率が大きく低下する可能性があります。
また、AIのアーキテクチャは急速に進化しています。例えば、最近では米MicrosoftのRetentive Networkや、画像処理分野でのMamba(選択的状態空間モデル)など、トランスフォーマー以外の新しいアーキテクチャも登場しています。特定のアーキテクチャに過度に最適化されたハードウェアは、新しいモデルが登場した際に陳腐化するリスクがあります。さらに、トランスフォーマーモデル自体も進化を続けています。ハードウェアの開発サイクルはソフトウェアよりも長いため、最新のモデルの特性に常に対応し続けることは難しい課題です。
ただ、こういった課題がある一方で、可能性もあります。トランスフォーマー向けASICがある程度普及すると、ハードウェアも含めて考えた場合、中期的にはトランスフォーマーモデルの方が有利な状況が続くかもしれません。
なぜかというと、現在のトランスフォーマーアーキテクチャは、特に大規模言語モデルの分野でほぼ独占状態にあるからです。そこにトランスフォーマー向けASICが普及すると、ソフトウェアの効率だけで見れば優れた新モデルが登場しても、ハードウェアも含めて考えるとトランスフォーマーの方が全体的に性能が良いという状況が生まれるかもしれないからです。この相互作用が、トランスフォーマーモデルの優位性をさらに強化する可能性があるのです。
AIチップで垂直統合のアプローチが増える?
これまでのコンピュータ産業、特にソフトウェア産業は、水平分業によって急速な発展を遂げてきた。ハードウェアとソフトウェアを分離することで、それぞれの分野で専門性を高め、イノベーションを加速させてきたのである。しかし、AIの世界では状況が少し異なるようだ。大規模な言語モデルの学習や推論には膨大な演算能力が必要で、エネルギー効率も重要な課題となっている。このリソースの制約に対処するためには、ハードウェアとソフトウェアを緊密に連携させる必要があるからだ。そのため、AIチップの開発では、従来の水平分業よりも、ソフトウェアとハードウェアをすり合わせた垂直統合型のアプローチが増えていく可能性がある。これは、製造業における「すり合わせ」の文化を持つ日本にとって、新たな機会となるかもしれない。自動車産業や産業用ロボットなど、日本が強みを持つ分野でのAI応用と組み合わせることで、日本の半導体産業が再び世界で競争力を持つ可能性もあるだろう。
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中国新興の凌川科技、高性能AIチップ開発 故障率1万分の1と低く
https://www.nikkei.com/article/DGXZQOUC202NB0Q5A820C2000000/『2025年8月21日 2:00 [会員限定記事]
人工知能(AI)チップを開発する中国スタートアップ「凌川科技(Transtreams)」がこのほど、シリーズAで数億元(数十億円)を調達した。北京市人工知能産業投資基金とショート動画大手の快手科技(Kuaishou Technology)が共同で出資を主導し、亦庄国投(E-Town Capital)や順禧基金(Shunxi Fund)、九智資本(JZ Capital)なども参加した。資金は次世代…
この記事は会員限定です。登録すると続きをお読みいただけます。』
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【技術解説】マルコフモデルと隠れマルコフモデル
https://mieruca-ai.com/ai/markov_model_hmm/


































『2018-05-30
執筆:金子冴
今回はマルコフモデルと,マルコフモデルを拡張した隠れマルコフモデルを題材に,それぞれのモデルの解説と2つのモデルの違いについて解説する.
まずはマルコフモデルについて解説しよう.
目次
マルコフ過程とは
マルコフ過程の分類とマルコフ連鎖について
隠れマルコフモデルとは
マルコフモデルと隠れマルコフモデルの違い(応用例)
参考マルコフ過程とは
マルコフモデルを説明すると言っておきながら,見出しがマルコフ過程となっていることに疑問を抱く人もいるだろう.一般的にマルコフモデルといった場合,マルコフ過程を指す.それでは,マルコフモデル改め,マルコフ過程の概要を確認しよう.
マルコフ過程の概要
“マルコフ過程(マルコフかてい)とは、マルコフ性をもつ確率過程のことをいう。すなわち、未来の挙動が現在の値だけで決定され、過去の挙動と無関係であるという性質を持つ確率過程である。” ? マルコフ過程(wikipedia)
上記の概要にある確率過程とマルコフ性については,定義を確認する必要があるだろう.初めに確率過程について確認する.
確率過程とは
確率過程とは何を指すのだろうか.まずはwikipediaを確認しよう.“確率論において、確率過程(かくりつかてい、英語: stochastic process)は、時間とともに変化する確率変数のことである。 株価や為替の変動、ブラウン運動などの粒子のランダムな運動を数学的に記述する模型(モデル)として利用している。不規則過程(英語: random process)とも言う。” ? 確率過程(wikipedia)
wikipediaの言葉を借りれば,確率過程とは時間と共に変化する確率変数を指すらしい.では確率変数とは何なのか.
wikipediaによると,確率変数とはランダムな実験により得られ得る全ての結果を指す変数との記述がされていた.私たちがよく使う確率は一義的に値が決まるのとは違い,確率変数は確率に従って定義域内の様々な値を取ることができる.簡単に言い直すと,確率変数は確率を決めるときに利用する数である.
例を挙げて確率変数を理解しよう.
確率変数の例としてよく使われるのはサイコロである.今回は,1から6の目がある6面体のサイコロを考える.この時,出目の取りうる値,つまり確率変数XはX={1,2,3,4,5,6}と表される.他にもコイントスの例を考えてみると,コイントスの結果は「表」「裏」の2択のため,「表=1」「裏=0」と定義した場合,確率変数XはX={1,0}と表せる.
では,確率過程の説明に戻ろう.
定義では,確率過程とは時間と共に変化する確率変数となっていた.先ほど挙げたサイコロやコインの例は,この確率過程に当てはまらないことはわかるだろう.なぜなら,サイコロの目やコインの表裏は時間と共に変化しないからである.ここでいう「時間と共に変化」とは,サイコロを振って出目を確認した後,その1秒後にもう一度見たら出目が変わっているようなことを指す.
確率過程について,例を挙げてみよう.
確率過程の例には,株価の変動が挙げられる.ここで,株価が500円以上の確率が0.4,500円未満の確率が0.6である状況を仮定しよう.この場合,確率はある時点での株価によって決まるが,株価は時間と共に刻一刻と変わっていくため,時間によって確率は変動する.このように時間で変化する確率変数を確率過程と呼ぶ.
確率過程についてはご理解いただけただろうか.ここで,確率過程の定義には出現していないが,確率分布についても解説しておこう.確率分布は,その次に解説するマルコフ性の定義に出現しているため事前に理解しておく必要がある.
確率分布とは
確率分布のwikipediaを確認すると,以下のように説明されている.
“確率分布(かくりつぶんぷ, 英: probability distribution)は、確率変数の各々の値に対して、その起こりやすさを記述するものである。” ? 確率分布(wikipedia)
確率分布には確率変数が離散的な場合と確率変数が連続的な場合が存在するが,ここでは離散的な場合を考える.連続的な場合を理解するためには測度の概念等が必要となるため,ここでは割愛する.
理想的な6面サイコロを考えてみよう.ここでいう理想的とはすべての出目(つまり確率変数)の出る確率が同じことを指す.サイコロには6面存在し,すべての出目が出る確率が同じ場合,各出目の出る確率は1/6となるため,X={1,2,3,4,5,6}とした時,確率分布PXは以下のようになる.P
(
X)
1
6
少し難しい例として,理想的な6面サイコロを2回投げた時の出目の和の確率分布を考えてみよう.
出目の和と出目のパターン,その確率は以下の図のようになる.このときの確率の分布を表したものが確率分布となり,確率変数が離散的な場合にはヒストグラムで表されることが多い.併せて,条件付き確率分布についても簡単に確認しておこう.
条件付き確率分布とは
条件付き確率分布とは事象が2つ存在する場合に一方の事象が発生した場合の,もう一方の事象が発生する確率の分布を指す.
事象Aと事象Bについて,事象Aが発生したときの事象Bの条件付き確率P(B|A)は以下の式で定義される.
この条件付き確率の分布を表したものが,条件付き確率分布である.P
(
B
|
A)
P
(
A
∩
B
)
P
(
A
)
確率分布,条件付き確率分布についても理解できたところで,次はマルコフ性について確認しよう.マルコフ性とは
マルコフ性について,wikipediaで定義を確認しよう.
“マルコフ性(マルコフせい、英: Markov property)とは、確率論における確率過程の持つ特性の一種で、その過程の将来状態の条件付き確率分布が、現在状態のみに依存し、過去のいかなる状態にも依存しない特性を持つことをいう。すなわち、過去の状態が与えられたとき、現在の状態(過程の経路)は条件付き独立である。” ? マルコフ性(wikipedia)
確率過程X(t)についてt>0がマルコフ性を持つとき,数学的に以下の式が成り立つ.
P
r
[
X
(
t
+
h)
y
|
X
(
s)
x
(
s
)
,
∀
s
?
t]
P
r
[
X
(
t
+
h)
y
|
X
(
t)
x
(
t
)
]
,
∀
h
>
0
この式からわかる通り,X(t+h)の確率分布はs<tとなるすべてのsの事後確率ではなく,直前(t)のみの事後確率として定義される.例えば,天気がマルコフ性を持つ場合を仮定してみよう.
一般的に,翌日の天気は今日までの雲の動きを参考に予測される.つまり,翌日の天気を予測するためには,昨日以前の天気の情報も利用する必要がある.しかし,天気がマルコフ性を持つ場合,明日の天気は今日の天気にのみ左右される(昨日より前の天気は関係ない)ため,昨日以前の天気の情報を利用する必要がなくなる.
マルコフ性について理解できただろうか.
それでは,これまでの知識からマルコフ過程のまとめをしよう.マルコフ過程のまとめ
『マルコフ過程の概要』の項で確認した通り,マルコフ過程はマルコフ性をもつ確率過程のことをいう.マルコフ性は将来(次の)状態の条件つき確率分布は現在状態のみに依存する性質を指し,確率過程は時間と共に変化する確率変数を指す.
マルコフ過程(マルコフモデル)については理解できただろうか.2つ目の大きな題材である隠れマルコフモデルについて解説する前に,マルコフ過程の分類について確認したい.そうすることで,隠れマルコフモデルがより理解しやすくなるためである.
それでは,マルコフ過程の分類とマルコフ連鎖について解説しよう.マルコフ過程の分類とマルコフ連鎖について
まずは,マルコフ過程の分類について確認しよう.
マルコフ過程の分類
マルコフ過程は以下の7つに分類される.
◆単純マルコフ過程
現在状態のみから将来状態が決定されるマルコフ過程のこと.単にマルコフ過程と呼ぶ場合は,この単純マルコフ過程を指している場合が多い.◆N階(N重)マルコフ過程
連続したN個の状態から将来状態が決定されるマルコフ過程のこと.N=1のとき,単純マルコフ過程を指す.また,N個の状態を現在状態と定義しなおすことにより,単純マルコフ過程として表現することも可能である.◆離散時間マルコフ過程
時刻tが離散的な場合のマルコフ過程のこと.一般的に時刻の集合はT={1,2,3,…}と定義する.◆連続時間マルコフ過程
離散時間マルコフ過程と違い,時刻tが連続的な場合のマルコフ過程のこと.時刻の集合をT=[0,∞)等と定義する.◆離散マルコフ過程
マルコフ過程の状態空間が離散集合であるマルコフ過程のこと.つまり,状態が離散的でありマルコフ性が成り立つようなマルコフ過程を指す.◆連続マルコフ過程
離散マルコフ過程と違い,マルコフ過程の状態空間が連続的であるマルコフ過程のこと.
◆時間的に一様なマルコフ過程
状態の推移確率が時間に依らず一定であるようなマルコフ過程のこと.では,この分類を元にマルコフ連鎖の概要をwikipediaで確認しよう.
マルコフ連鎖の概要
“マルコフ連鎖(マルコフれんさ、英: Markov chain)とは、確率過程の一種であるマルコフ過程のうち、とりうる状態が離散的(有限または可算)なもの(離散状態マルコフ過程)をいう。また特に、時間が離散的なもの(時刻は添え字で表される)を指すことが多い(他に連続時間マルコフ過程というものもあり、これは時刻が連続である)。
マルコフ連鎖は、未来の挙動が現在の値だけで決定され、過去の挙動と無関係である(マルコフ性)。
各時刻において起こる状態変化(遷移または推移)に関して、マルコフ連鎖は遷移確率が過去の状態によらず、現在の状態のみによる系列である。” ? マルコフ連鎖(wikipedia)
概要にもある通り,マルコフ連鎖とはマルコフ過程のうち状態が離散,かつ時間が離散なものを指す場合が多い.分類では離散時間マルコフ過程,離散マルコフ過程に該当するマルコフ過程がマルコフ連鎖に該当する.次にマルコフ連鎖の定義について確認する.
マルコフ連鎖の定義
マルコフ連鎖の定義は,マルコフ性の定義とよく似ている.違うのは時刻が離散的であることより,時刻を添え字で表している点である.
ここで,確率変数Xiの取りうる値は連鎖の状態空間と呼ばれる.マルコフ連鎖は有向グラフで表され,グラフの各ノードは確率変数,エッジはノード間の遷移確率を表す.
P
r
(
X
n
+1
x
|
Xn
x
n
,
…
,
X1
x
1
,
X0
x
0)
P
r
(
X
n
+1
x
|
Xn
x
n
)
ここで,代表的なマルコフ連鎖である単純マルコフ連鎖とN階マルコフ連鎖について確認しよう.単純マルコフ連鎖とN階マルコフ連鎖
ここでいう単純とは,将来状態が現在状態のみから決まることを指す.つまり『マルコフ連鎖の定義』の項で紹介した定義式こそ,単純マルコフ連鎖を表す式である.
対してN階とは,将来状態が現在状態を含むN個の状態から決まることを指す.その場合,定義式は以下のようになる.
P
r
(
X
n
+1
x
|
Xn
x
n
,
…
,
X1
x
1
,
X0
x
0)
P
r
(
X
n
+1
x
|
Xn
x
n
,
X
n
?1
x
n
?
1
,
…
,
X
n
?
N
+1
x
n
?
N
+
1
)単純マルコフ連鎖について,少し掘り下げて理解していこう.
例として,マルコフ連鎖上で成り立つ天気が以下の状態遷移図で表される場合を考える.ここで,各ノードは天気,エッジはある天気からある天気への遷移確率とする.例えば,以下の図でいえば「晴れ」からそれぞれの天気に遷移する確率は,「晴れ」が50%,「曇り」が約33%,「雨」が約16%となる.
この状態遷移を行列W(Weatherの頭文字)として表現すると以下のようになる.
あるタイミングtでの天気をwtT=(x1,x2,x3)と表現するとしよう.ここで,x1は晴れの確率,x2は曇りの確率,x3は雨の確率とする.上付き文字のTは転置を表しているため,実際のwtは3行1列の行列である.
現在観測できている時刻tの天気が晴れの場合,wtT=(1,0,0)となる.
次の時刻t+1の天気wt+1が知りたいときは,状態遷移行列Wと現在の天気wtをかけ合わせることで求められる.
つまり,wt+1=W・wt=(1/2,1/6,1/6)となるため,次の日が「晴れ」の確率が50%,「曇り」の確率が約16%,「雨」の確率が約16%であるとわかる.
次に,時刻t+2の天気が知りたいときは,状態遷移行列Wと時刻t+1の天気wt+1をかけ合わせればよい.
つまり,wt+2=W・wt+1=W・W・wt=(1/3,2/9,2/9)となる.
ここから,初期状態の天気をw0とすると,ある時刻tの天気はwt+n=Wn・wtで計算できることがわかる.
上記のWnをt→∞として求めると,状態遷移の定常分布を求めることができる.
定常分布とは,無限回遷移した場合にそれぞれの状態にたどり着く確率のことを指す.
ここでは計算を割愛するが,今回の例で定常分布を求めると,無限回遷移したときにそれぞれの天気になる確率がわかる.このように,単純マルコフ連鎖の定常分布は状態遷移を行列に表すことで容易に計算することが可能となる.
単純マルコフ連鎖については理解いただけただろうか.それでは,本題の隠れマルコフモデルについて解説しよう.
隠れマルコフモデルとは
名前からわかる通り,マルコフモデルとは違い隠れマルコフモデルは何かが隠れているのだろうと推測できる.では,何が隠れているのだろうか?
ではいつも通り,まずは隠れマルコフモデルの定義を確認しよう.
隠れマルコフモデル(Hidden Markov Model;HMM)の概要
“隠れマルコフモデル(かくれマルコフモデル、英語: Hidden Markov Model)は確率モデルのひとつであり、観測されない(隠れた)状態をもつマルコフ過程である。” ? 隠れマルコフモデル(wikipedia)
単純マルコフ連鎖では状態が直接観測可能であったため,状態の遷移確率のみをパラメータとしていた.
一方,隠れマルコフモデルにおいては状態が直接観測されず,出力のみが観測される.
ここで確認しておきたいのは,「状態」と「出力」の違いである.先ほどまで用いていた天気の例では,「状態(=晴れ,曇り,雨)」がそのまま「出力」となっているため,隠れマルコフモデルの説明には適さない.
ここでは,新たに例を挙げて,隠れマルコフモデルについて確認しよう.
あるところに散歩が好きな一人暮らしのマルコフ少年と,マルコフ少年の母のマルコフ母がおり,2人が住む場所はとても遠いと仮定する.
マルコフ少年は自分の住んでいる街の天気を元に,散歩をどうするか(「長距離」,「短距離」,「散歩なし」)を決めており,その結果のみを毎日マルコフ母に電話している.
なお,マルコフ少年が散歩する確率は,マルコフ少年の住む街の天気によって以下のように決定する.
また,マルコフ少年の住む街の天気は以下のように状態遷移するとしよう.
このとき,マルコフ母はマルコフ少年が住む街の天気(状態)を知ることができないため,隠れた状態となっている.しかし,マルコフ少年の散歩の結果(出力)は知ることができる.
このようなモデルのことを,隠れマルコフモデルと呼ぶ.
隠れマルコフモデルでは,パラメータとして遷移確率と出力確率の2種類をとる.
遷移確率とは,状態から状態に遷移する確率を表し,上記の例でいえば天気の状態遷移確率がこれに当たる.出力確率とは,ある状態で出力が得られる確率を表し,上記の例でいえば「晴れの時に長距離散歩する確率」や「雨の時に散歩しない確率」がこれに当たる.
隠れマルコフモデルから可能な推定隠れマルコフモデルから推定可能なものとその際に使用するアルゴリズムを紹介する.
「状態」の推定
最も想像しやすいのは,隠れマルコフモデルで隠されている「状態」の推定であろう.今回の例でいえば,マルコフ少年が住む街の天気の状態遷移確率,天気と散歩の関係(確率),マルコフ少年が報告した散歩の結果から,マルコフ母がマルコフ少年の住む街の天気を推測する.
その際にはビタビアルゴリズムという動的計画法の一種であるアルゴリズムが使用され,取りうる状態のパターンから最も尤もらしいパターンを選び出すことができる.
パラメータ(遷移確率と出力確率)の推定
隠れマルコフモデルでは,「出力」から遷移確率と出力確率を推定することも可能である.その際にはバウム=ウェルチアルゴリズムというフォワードバックワードアルゴリズムの一種であるアルゴリズムが採用され,主に音声や遺伝子などの系列データを解析するために使用される.
最後に,マルコフモデルと隠れマルコフモデルの違いについて,応用例をもとに確認しよう.
マルコフモデルと隠れマルコフモデルの違い(応用例)
マルコフモデルの応用例
マルコフモデルは,天気予報や証券の取引の場面に応用されている.天気予報の分野では,例に挙げた通り状態遷移行列を用いてn日後の天気wt+nが推測できることを確認した.また,定常分布を計算して求めることで,限りなく未来の天気について,それぞれの天気になる確率を求めることができる.
また,Googleで使用されている,ウェブページの重要度を決定するアルゴリズムであるPageRankでもマルコフモデルが使用されている.これも天気と同様にユーザが各ページに遷移する確率から定常分布を求めることで,最後にユーザが開いているページを推測し,重要度を決めている.
このように,マルコフモデルでは「状態」と「出力」が判明しているため,状態遷移行列から無限遷移後の存在確率を求めることが可能である.
隠れマルコフモデルの応用例
マルコフモデルと隠れマルコフモデルの違いといえば,「状態」が隠れているかいないかであろう.
では,「状態」が隠れていることのメリットは何なのだろうか.
実際には,「状態」が隠れていることではなく状態が推測できるというメリットの方が大きい.
隠れマルコフモデルを使用する分野の一つに音声認識分野がある.
音声信号に対して隠れマルコフモデルを当てはめ,音声認識や音声合成に応用されている.
例えば,音声認識では与えられた音声から任意の単語列を推測する際に隠れマルコフモデルが使用されている.それにより,個人差が生まれやすい「発声法」等の音声パターンの変動を確率モデルで捉えることができ,数学的,統計的に処理することが可能となる.
参考
【書籍】
・金 明哲:テキストデータの統計科学入門(2009).
・北 研二:言語と計算ー4 確率的言語モデル(1999).【Webサイト】
・マルコフ過程 ? wikipedia
・確率過程 ? wikipedia
・確率分布 ? wikipedia
・条件付き確率 ? wikipedia
・マルコフ性 ? wikipedia
・隠れマルコフモデル ? wikipedia
・マルコフ連鎖の話
・マルコフ連鎖モンテカルロ法入門-1
・隠れマルコフモデルの大雑把な解説
・隠れマルコフモデルによる音声認識と音声合成Category: 技術解説 自然言語処理 』
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HDD技術の変遷。MRから始まりHAMR/MAMR、そしてBPMまで
https://pc.watch.impress.co.jp/docs/topic/feature/2013099.html











『大原 雄介2025年8月1日 06:26
昨今のHDDに使われている技術の変遷を簡単にまとめてほしい、というお題をいただいた。ちなみにIBMのRAMACまで遡る必要はないと釘を刺されており、比較的最近(?)の話からのスタートとなる。
下敷きとなる話として、2008年にSeagateが都内で行なったワークショップの記事があったので、これをベースにしたい。つまり2008年までの話はそちらの記事を参考にしていただければ、という話である。
記事目次
現在のHDDの状況
MRやGMRといった磁気ヘッドの種類
現在研究中のBPM(Bit-Patterned Media)とは?
現在のHDDの状況実のところ、HDDの基本的な要素に関しては2000年前半にほぼ完成していると言ってよい。ステッピングモーターを利用してプラッタを駆動し、このプラッタの両面に磁気ヘッドを這わす形にして読み書きを行なうというものだ。プラッタの枚数は多くて11枚程度であり、HDDの容量はこのプラッタに保持できる記憶容量で決まる格好である。
以前はプラッタの回転速度を10,000rpmとか15,000rpmとかにすることでアクセス時間を減らす工夫がされていた。15,000rpmのものについては、3.5インチのままだと遠心力が強すぎてプラッタが壊れかねないというので2.5インチプラッタを採用した製品もあり、容量がそのぶん小さくなるという弊害すらあった。
2004年に登場した15,000rpmの3.5インチHDD「Ultrastar 15K147シリーズ」。容量は36GB、73GB、147GBだった
しかしこのようなものはもう存在しない。そもそも超高回転HDDは大規模なRAIDを組むことを前提にしたものだったが、こうした用途はエンタープライズSSDに置き換えがほぼ済んでしまっている。SSDのアクセス速度はもとより、容量としてもU.2で61TBの製品はすでに出荷されており、122TBの製品のサンプル出荷もスタートしている。
他方HDDは?というと最大でも30TB台でしかない。ただ容量価格比ではHDDはエンタープライズSSDの追従を許さない良好な数字を出しており、これもあって低頻度ながら定期的なアクセスがあるようなウォームストレージ向けに引き続き使われているという格好だ。
ウォームストレージ向けの場合、ランニングコストも重要になってくるため、強制冷却を掛けないと動作温度が上がりすぎてしまう10,000rpm以上のドライブはむしろ不適切であり、その結果、最近はエンタープライズ向けでも7,200rpmに抑えられている。こういう状況だから、転送速度のほうも推して知るべしである。プラッタ最外周をシーケンシャルアクセスするといった理想的な状況であれば300MB/s近い転送速度が期待できるが、そんな理想的な状況になることはまず考えられない。
であればインターフェイスはSATA 6Gbpsどころか3Gbpsでお釣りが来る計算になる。6Gbpsの定義がされたSerial ATA(SATA) Rev 3.0がリリースされたのは2008年だが、性能的には2004年のSATA Rev 2.0で十分間に合う形だ。SATAの仕様そのものは2021年のRevision 3.5aが最新となるが、HDDとの接続に関しては2008年のRevision 3.0でほぼ網羅した格好となっている。
SATAコネクタ
エンタープライズ向けにはSAS(Serial Attached SCSI)が使われることが多いが、こちらも途中からターゲットがHDDではなくSSDに切り替わりつつあり、SAS HDDに関しては2009年のSAS-2(6Gbps)ないし2013年のSAS-3(12Gbps)でほぼ網羅されており、2017年のSAS-4(22.5Gbps)に対応したHDDというのは見かけたことがない。実際転送速度で考えればSAS-3どころかSAS-2でもお釣りが来る計算だから、これは致し方ないだろう。
ほかの例としては、磁気ヘッドを搭載したアームを2組搭載することで、転送速度を倍増させられる技術もあって、たとえばSeagateは2017年12月にMulti Actuator Technologyを発表、2018年3月にはデモも行なわれたが、今のところ製品が出てくる話にはまったくなっていない。
Multi Actuator Technologyのイメージ
また2010年頃にはHDDにSSDをキャッシュ用に搭載するSSHD(Solid State Hybrid Drive)あるいはHybrid HDDと呼ばれる製品も登場したが、PC用のBoot DriveがほぼM.2 NVMe SSDに移行し、しかも十分な容量(~4TB)が提供される様になると、こうしたHybrid製品のニーズも次第に減ってきたようで、最近ではあまり見かけなくなった。
Seagateの2.5インチSSHD「Momentus XT」
MRやGMRといった磁気ヘッドの種類
そんなわけで、HDDに関する技術革新の中心は、ほぼ容量の増加に集中することになる。要するに、1枚のプラッタにどれだけのデータを記録できるかという競争である。
と言ってもプラッタの面積そのものは限界サイズまで大きくなっているから、後は記録密度を向上させるしか容量を増やす方法がないことになる。かくして、記録密度向上に向けての努力が積み重ねられることになる。
記録密度の第1の方法が、磁気ヘッドの改良である。HDDに利用される磁気ヘッドは1990年以降、次の技術が使われてきた。
1990年 : MR/AMR(Magneto Resistance/Anisotropic Magneto Resistance)
2000年 : GMR(Giant Magneto Resistance)
2004年 : TMR(Tunnel Magneto Resistance)
2024年 : HAMR/MAMR(Heat Assisted Magnetic Recording/Microwave Assisted Magnetic Recording)そもそもHDDは、以下の形で動作を行なう。
読み出し(リード)
記録媒体(つまりプラッタ)から磁気の方向を読み出して、それをデータとして出力
書き込み(ライト)
データに合わせて記録媒体に磁気の方向を変更して書き込み(上書き)さて、記録密度を上げるということは、1bit分の記録を行なう面積がそれだけ減るということになる。これは書き込みを行なう際にも問題であるが、それよりも読み込みの際に「読み取れる磁荷の量」が減ってしまうという問題が生じることになるのが大問題である。
MR(Magneto Resistance)
これを解決するための方法として最初に採用されたのがMRである。Magneto Resistance(磁気抵抗)という名前の通り、磁場(厳密に言えば磁束密度)に応じて抵抗値が変わるという効果を利用したものだ。
この効果、最初に発見されたのは1856年と古いのだが、当時はまだ材質の問題があり、抵抗値の変化が少なかったこともあって、あまり利用されなかった。ところがその後、InSb(インジウム・アンチモン)などの新材料の発見などもあり、従来の方法(磁場の誘導電流を利用する方法)よりも高い感度で磁場の測定ができるということで、1990年頃からMR素子を磁気ヘッドに利用するようになった。
ちなみに続くGMRとかTMRも括りとしてはMRに入るということで、あえてAMRと呼ぶ場合もある。初期のMRセンサーは、異方性磁気抵抗効果(Anisotropic Magneto Resistance)と呼ばれる性質をそのまま利用したもので、センサーとなる強磁性体と磁場の向きが一致している場合と一致していない場合で、抵抗値が概ね3~5%ほど異なるというもので、抵抗値を測定してこの差を読み取る仕組みとなっていた。
GMR(Giant Magneto Resistance)
続いて2000年頃に採用が始まったのがGMR(Giant Magneto Resistance)である。これは2つの強磁性体の間に非強磁性金属を挟み込むことで、抵抗値の変動がより大きくなる(2~3倍)という特徴を生かしたものだ。抵抗値の変動が大きい(≒感度が高い)というのは、わずかな磁場の変化でも捉えやすくなるということでもあり、これによりプラッタ上の記録面積を削減しても、AMRの場合と同等のレベルでの検出が可能ということになる。
TMR(Tunnel Magneto Resistance)
そのGMRに続いて2004年頃から実用化されたのがTMR(Tunnel Magneto Resistance)である。構造的にはGMR同様に2つの強磁性体の間に非強磁性金属を挟み込む構造だが、電流の掛け方がGMRと異なる方式である。こちらはトンネル効果を利用したものだが、抵抗値の変化率がAMR比で30倍以上と極めて大きいのが特徴であり、これによりGMRと比較しても大幅に感度を上げられることになった。
ということは、それだけ記憶領域の面積を小さくできる≒高密度化が達成できることになる。実際2004年からTMRを利用した磁気ヘッドが登場し始め、そこから20年を経過した現在も普及帯の製品はこのTMR磁気ヘッドが採用されている。今後も小容量なHDD向けには引き続きTMR磁気ヘッドが利用されることになるかと思う。
PMR(Perpendicular Magnetic Recording)
次のHAMR/MAMRについては後で説明することにして、先にヘッド以外の改良技術についても説明しておきたい。まずTMRとほぼ同時期に登場したのがPMR(Perpendicular Magnetic Recording : 垂直記録方式)である。このPMR、2005年にHGST(日立グローバルストレージテクノロジーズ)が行なった記者発表会の様子がこちらの記事に纏まっている。
それまでは面内記録方式あるいは長手記録方式と呼ばれる、つまりプラッタに円周状に設けられたトラックに沿う形で記録していたのだが、垂直記録方式ではこれをプラッタに対して垂直に記録するようにしている。それだけ高密度にできるというわけだ。
PMRを最初に商品化したのは東芝であるが、当初は3.5インチ未満の小型HDD(東芝は当初1.8インチサイズに採用した)の記憶容量増加が主目的であった。ただしすぐに3.5インチHDDにも採用されるようになっている。PMRでは、プラッタ上に占める面積は非常に小さいことになるので、当然ながらTMR磁気ヘッドとの併用で実用化した格好だ。
東芝が開発したPMR方式の1.8インチHDD
このPMRの性能を強化したのがWDのePMR(Enhanced Perpendicular Magnetic Recording)と呼ばれる技法である。これは書き込み時に少し大きめの電流を流すことで書き込み信号が安定し、結果的により記録密度を引き上げられる、というものである。
2023年にはこれを採用した28TB品のサンプル出荷が開始されることが報じられ、2024年10月には最大32TB品の出荷が開始された。
ePMRを採用した「Ultrastar DC HC690 SMR HDD」
ヘリウム充填
次に採用された技術がヘリウム充填である。そもそもHDDの中は真空ではなく(真空だとヘッドがプラッタに張り付いてしまう危険性がある)空気が密閉されている。もちろんごみなどが混入するとクラッシュの要因になるので、ゴミのない綺麗な空気を密閉しているわけだが、記録密度の向上に伴ってヘッドの位置制御が非常に困難になってきた。
ヘリウムガスが充填されたSeagateの「Exos X14」
空気分子の大半はN2(窒素)で分子量28.0134g/mol、次がO2(酸素)で分子量31.999g/molであるが、7,200rpmでプラッタが回転すると、これに伴いHDD内部の空気も結構な速度で動くことになる。
この空気がHDDのヘッドを支えるアームにぶち当たることで、アームがある程度振動することは避けられない。フラッターと呼ばれるこの現象を完全に抑えるのは非常に難しいので、ある程度許容せざるを得ないのだが、そうなると多少フラッターによってアームが上下してもヘッドがプラッタに接触しないようにマージンを取る必要がある。これが理由で、1台のHDDに搭載できるプラッタの枚数は5枚かその位に制限されていた。
ところがここでHDDの内部にHe(ヘリウム)を充填するというアイデアが生まれた。理由は簡単で、分子量がはるかに小さい(4.003g/mol)ことだ。つまり同じ量のN2やO2分子に比べると、ずっと軽い。軽いということは、それだけアームにフラッターを起こさせる力が小さいということで、この結果接触防止のために必要なマージンとして取るべき高さ方向の幅を大幅に減らすことが可能になった。
この結果、1台のHDDに10枚以上のプラッタを収められるようになる。プラッタの枚数はHDDの容量にそのまま直結するから、このヘリウム充填は容量増加に大きく貢献した。
ちなみにH2(水素)にすればさらに分子量は減る(2.016g/mol)し、ヘリウムに比べるとはるかに安価であるが、以下のような問題があるので、採用にはいたっていない。
ヘリウムを水素にしても、それほど大きく枚数が増やせるわけではないというか、ヘリウムを利用した時点でもう限界まで枚数を増やしており、これ以上枚数を増やすのはかなり難しい。
水素は密閉が非常に困難でさっさと抜けてしまうため、本気で密閉しようとすると現在の3.5インチHDDの大きさではかなり困難が伴う。ヘリウムは従来の密閉技術と同じとまでは言わない(実際IBMが2015年にヘリウム充填HDDを発売するにあたっては、内部構造とか充填技法の確立にかなり苦労した)までも、3.5インチHDDの大きさに収めることが技術的に可能である。
水素が漏れてしまい、酸素と結合すると爆発の危険性がある。ヘリウムは不活性ガスなのでこうした危険性がない。
SMR(Shingled Magnetic Recording)
もう一つ忘れてはいけないのが瓦書きことSMR(Shingled Magnetic Recording)である。SMRの技術的な構造はこちらの記事に纏まっているのでご覧いただきたい。ただSMRはシーケンシャルアクセスには適しているが、ランダムアクセス時の性能は悪化するというレベルではないほどに劣化する。ちなみに従来型の記録方式はCMR(Conventional Magnetic Recording)と呼ばれる。
SMR方式では、プラッタの外周にCMR方式の一時記憶領域(これをMedia Cacheと呼ぶ)を確保し、ランダムな書き込みはまずこのMedia Cacheに書き込み、後でSMR方式の領域に書き戻すというWrite Back方式を採用するが、Media Cacheの容量にも限りがあるし、SMRは原理的に先頭からシーケンシャルに書き込む必要があるので、ひたすら書き込むだけという用途(たとえば監視カメラの記録用ストレージ)には適しているが、一般的な利用に適しているか?と言われるとちょっと疑問ではある。
またSMRを採用して増える容量は10%とか20%のオーダーであって、2倍とか3倍には遠く及ばない。このあたりもあってか、HDDメーカーは最近では明確にSMR方式かCMR方式かを明示している。
HAMR(Heat-Assisted Magnetic Recording)
MAMR(Microwave-Assisted Magnetic Recording)
ということで最後に昨今のホットトピックであるHAMR(Heat-Assisted Magnetic Recording)と、MAMR(Microwave-Assisted Magnetic Recording)について紹介したい。
まとめて熱アシストと呼ばれるHAMR/MAMRは再びヘッド側の技術ではあるのだが、これまでのAMR→GMR→TMRが読み取り性能の向上だったのに対し、HAMR/MAMRは書き込み能力の向上のための技術である。
背景にあるのは、TMR+PMRの組み合わせによる記録密度向上に行き詰まりが出て来たことだ。実を言えば、TMR方式そのもので言えば、まだ記録密度向上自体は可能である。つまり読み出しだけで言えば、さらに記録密度が上がっても対応できる。ところが書き込みのほうが追い付かなくなった格好だ。
要するに、記録面積を小さくしても十分な磁束密度を確保すると同時に、熱揺らぎ(温度上昇に伴い、磁気が消えたり反転したりする現象)への対策として、プラッタに高保磁力材料を利用したところ、今度は書き込みが簡単にできなくなってしまった。
この対策として考え出されたのが、「書き込み時のみ熱を加える」という仕組みだ。熱揺らぎは要するに温度が上がると磁気の状態が変化しやすいということであり、これを逆手に取って書き込む瞬間のみ温度を上げてやれば簡単に書き込みが行なえる。
終わった瞬間に加熱をやめればすぐに常温に戻り、書きこんだ状態が堅固に保持される、というわけだ。この「書き込む時に加熱する」という仕組みから、熱アシストと呼ばれるわけだ。この熱アシストにより、記録密度をTMR+PMRと比べて将来的には3倍以上向上できる、とされている。
仕組みは簡単であるが、実装するのは決して楽ではない。実際冒頭で紹介した2008年のSeagateのワークショップでも、この熱アシストについて言及がある。
実際のところ、TMR磁気ヘッドの量産が始まった2004年頃から、すでに熱アシスト方式の研究が始まっており、ただし量産までに20年かかったという代物である。この熱アシスト、大別すると以下のの2種類がある。
レーザーを当てて加熱する方式(HAMR)
マイクロ波を当てて加熱する方式(MAMR)
このどちらが良いのか?というと一長一短というか、どちらの方法にも技術的に困難な課題があり、それを克服するのに時間を要した結果が20年という長きに渡ってTMR+PMRが使われ続けた理由である。
HAMRの方は実装は容易だが、ヘッドも一緒に加熱されてしまう。結果的に、MAMR用のヘッドに比べると寿命が1桁短いなんていう話もあったりする(SeagateはMAMR用ヘッドと同等の寿命を確保したとしている)。
一方でMAMRは?というとまだ現時点でHAMRほどの性能が出ていない。MAMR型で先行しているのは東芝で、元々同社は2021年にFC-MAMR(Flux Control-Microwave Assisted Magnetic Recording: 磁束制御型マイクロ波アシスト磁気記録方式)と呼ばれる方式を利用した18TBのHDDのサンプル出荷を開始している。
ただ、この時の構成はプラッタ9枚で16TB→18TB、つまりプラッタあたりの記憶容量増加は12.5%と非常に限られた記憶容量増加に過ぎない。MAMR方式の本命はMAS-MAMR(Microwave Assisted Switching Microwave Assisted Magnetic Recording 共鳴型マイクロ波アシスト磁気記録方式)と呼ばれる方式を予定しているが、こちらは量産に入るまでまだ時間がかかると見られている。もともとFC-MAMR方式はMAS-MAMR方式の開発の中で生まれた技術である。まずは手堅い技術で実績を積もう、というわけだ。
Seagate
ちなみに実際のところで言うと、SeagateはHAMRを採用。2025年1月に、HAMRベースとなるMozaic 3+を搭載したExos M HDDのサンプル出荷を開始している。プラッタ容量は3.6TBで、10枚構成で最大36TBの容量とされる。
東芝
東芝はHAMRとMAMRの両対応を想定している。先に書いたように、すでにFC-MAMR方式の製品はすでに出荷しているが、STO-MAMR方式の方はまだ時間がかかる。
そこで先行するSeagateに負けじと、まずはHAMR方式の製品を2025年中に最大32TB品をサンプル出荷開始予定である。長期的にはMAS-MAMR方式に切り替えてゆくとするが、この切り替えには数年かかると同社は見ている。
Western Digital
2017年にはMAMR方式の優位性を説いたWDだが、2025年2月に開催されたInvestor Day 2025におけるロードマップを見ると、今年いっぱいは既存のePMRのまま最大36TB程度まで容量を増やし、2026年度にHAMRを利用する予定であると示されている。
そんなわけで2025年で言えば各社HAMR+PMRという格好で30TB超えを達成し、このまま40~50TB位まで容量を増やせることを想定している。途中でHAMR+PMRがMAMR+PMRに切り替わるかもしれないが、これはMAMRの技術開発の進捗次第である。
現在研究中のBPM(Bit-Patterned Media)とは?
ではその先は?という話を最後にご紹介しておくと、現在研究されているのがPatterned MediaあるいはBPM(Bit-Patterned Media)と呼ばれるものである。以下の画像で2030年以降にHDMR(Heat Dot Magnetic Recording)と書かれているのがそれだ。
もっともMAMRを使わないとはどこにも書いてないあたりは、東芝同様にHAMRとMAMRの両対応なのかもしれない
現在のプラッタは、ガラスあるいはアルミニウムの円盤の上に磁性体の被膜を蒸着させる形で構成されている。なので複数の磁性体粒子で1bit分の記憶領域を構成する形だが、記録密度を上げてゆくと隣接する粒子同士の相互干渉により安定状態を保つのが難しくなる。
そこで1bit分の記録を行なう1つの磁性体粒子を人工的に並べてやることで、相互干渉を防ぎながらもっと記録密度を上げられるというのがPatterned Mediaの基本的な原理である。実はこれも昔から研究されている事柄であり、TMRC 2010(The 21st Magnetic Recording Conference)で東芝がBPMを試作し、2.5Tbit/平方インチの記録密度を達成したことを発表している。
もっともこの時はBPMの試作に成功しただけで、これを自由に読み書きすることはできなかったのだが……。ちなみにこの試作したBPMは、磁性体粒子の直径が17nmだったそうだ。
現時点でもまだ実用に耐えるBPMは完成していない。ロードマップでHDMRの登場時期が明確にされていないのは、いつ実用に耐えるレベルのBPMが完成するかはっきりしないためである。とりあえずはそこまでの間、HAMRないしMAMRにPMRを組み合わせる形でなんとか容量増加に向けて取り組んでゆく、という格好になるかと思われる。』
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NVIDIAの巨大GPUを支えるTSMCのインタポーザ技術
https://pc.watch.impress.co.jp/docs/column/kaigai/1064109.html


























『後藤 弘茂 (Hiroshige Goto)2017年6月9日 06:00
シリコンインタポーザも半導体技術の限界に制約されている
NVIDIAは、次世代GPUアーキテクチャ「Volta(ボルタ)」ベースのハイエンドGPU「Tesla V100(GV100)」で815平方mmのダイサイズ、現行のPascal(パスカル)の「GP100」で610平方mmと巨大ダイのGPUを投入し続けている。しかし、無制限に大きなダイのGPUを作れるわけではない。GPUのダイサイズには、制約がある。それは、半導体製造工程におけるフォトマスクのサイズだ。
半導体製造工程で露光に使われるフォトマスクでは一定の露光サイズが決まっている。現在はワンショットの露光サイズは33×26mmが主流で、面積では約850平方mmとなる。
GV100の815平方mmというダイサイズは、加工上で必要となる部分を省けば、ほぼギリギリの限界サイズだ。ワンショットによる露光面積は、GPUチップの製造上の明確な限界となっている(2020年以降にハイNAが導入されると、ワンショット露光面積は半分になる)。
しかし、マスクサイズは、じつはPascal世代のGP100のときから問題となっていた。それは、GPUの土台となっているシリコンインタポーザ(Silicon Interposer)のサイズもマスクの露光サイズによって制約されているからだ。NVIDIAは昨年(2016年)のGP100から、ハイエンドGPUのメモリにHBM(High Bandwidth Memory)を採用した。HBMは、シリコン貫通ビア(TSV:Through Silicon Via)技術を使ったスタックドDRAM技術だ。NVIDIAが採用したのは、第2世代のHBM2で、GV100ではメモリ帯域は900GB/sに達する。
HBMの特徴は、シリコンインタポーザと呼ばれる土台の上にGPUとHBMメモリを配置、チップ間を超高密度の配線で結ぶことで広帯域を実現することにある。NVIDIA GPUでは4個のスタックを載せており、合計4,096-bitのデータバスをシリコンインタポーザで配線している。
インタポーザを使うHBM技術
従来はボード上にあったDRAMをインタポーザ上に載せる
シリコンインタポーザを使いHBM2 DRAMを載せたチップの断面図
微細な配線を可能にするシリコンインタポーザも、その正体は半導体チップだ。トランジスタは形成しないものの、通常の半導体チップ同様に配線を行ない、TSV技術による縦配線も通す。そのため、シリコンインタポーザにも、GPUチップと同様にマスクサイズの制約がある。ワンショットで露光できる面積は、33×26mmの約850平方mmが上限だ。
ではどうやって、NVIDIAの巨大GPUを載せる巨大インタポーザを作ることができるのか。
NVIDIAが採用したTSMCのパッケージ技術CoWoS
NVIDIAのハイエンドGPUの製造は、ファウンダリ最大手の台湾TSMCが行なっている。インタポーザを使うパッケージングもTSMCの「CoWoS(Chip-On-Wafer-On-Substrate)」技術を使っている。
TSMCは、京都で開催されている半導体学会「2017 Symposia on VLSI Technology and Circuits」(6月5日~6月8日)において、同社の第2世代CoWoS技術の概要を明らかにした(「Wafer Level Integration of an Advanced Logic-Memory System Through 2nd Generation CoWoS technology」W. Chris Chen. VLSI Symposia 2017)。
第2世代のCoWoS2は、NVIDIA GPUなどの大型で高性能なチップやHBM2などの新メモリに最適化した技術となっている。
TSMCは現在、パッケージ技術の革新に力を注いでいる。そして、新しいパッケージ技術として「Fan-Out Wafer Level Package(FO-WLP)」技術の「InFO」と、CoWoSを提供している。InFOは、Appleの「iPhone 7」の「A10」プロセッサのパッケージに採用されて一躍有名になった。CoWoSとInFOは大きく異なる技術で、すみ分けている。
TSMCのパッケージ技術CoWoSとInFO
第2世代のCoWoSのビジョン
TSMCは2012年にCoWoSを導入。CoWoSは最初はFPGAなどに使われていた。VLSIシンポジウムでは、第1世代のCoWoSでは、インタポーザのサイズが850平方mmまでに制限されていたことが明かされた。最初の世代では、GPUのような大型チップにHBMを組み合わせたCoWoSは不可能だったことになる。
上限が850mm2で実用上は800mm2程度のサイズだった第1世代
そこで、TSMCは第2世代の「CoWoS-2」の開発を進めてきた。TSMCは、まず、インタポーザサイズの拡大に手を着けた。そして、2015年に1,200平方mmまでの拡張サイズのインタポーザの「CoWoS-XL1」を導入した。
2ショットのスティッチングでインタポーザ面積を拡大
TSMCはVLSIシンポジウムで、CoWoS-XL以降のインタポーザ拡張技術を明らかにした。それによると、マスクを2セット使って「縫いしろ(stitching:スティッチング)」エリアを設けることで、マスク1枚よりも大きなインタポーザダイ(半導体本体)を実現する。
CoWoS-XLによって、2015年には1,200平方mmまでの面積のインタポーザが適合できたという。
インタポーザを拡大したCoWoS-XL1
マスクを2セット使うことで、1セットのマスクよりも大きな
エリアのインタポーザを実現するCoWoS-XL技術2016年のNVIDIAのPascal GP100は、この第2世代のCoWoS技術であるCoWoS-XLを採用している。
CoWoS-XLは、610平方mmのGP100 GPUダイに、4個のHBM2スタックを、インタポーザ上に載せている。そのため、Pascal GP100のインタポーザ面積は約1,160平方mm(スライドでは1,200平方mmとなっている)となり、当然850平方mmのワンショットサイズには収まらない。そのため、2マスクセットによるスティッチングで、拡大インタポーザとしている。
NVIDIAのGP100モジュール
第2世代CoWoSを使うNVIDIAのGP100
VLSIシンポジウムで示されたHBM2 8Hiスタックの断面図
GP100のHBM2メモリは、8MbitsのDRAMダイを4層にTSVで積層した「4Hi」構成となっている。GPUが153億トランジスタで、DRAMと合わせて1,500億トランジスタとなる。
CoWoS2の限界に近いインタポーザ面積を使う「Volta」
TSMCは、VLSIシンポジウムにおいて、CoWoS2では、最大1,700平方mmのインタポーザが可能であることを明らかにした。2ショットなら、計算上これが限界の面積となる。
そして、この面積は、NVIDIAが今年(2017年)投入する次世代GPU「Volta」のスペックと合致している。
NVIDIAは、Volta GV100では、GPUダイを815平方mmに拡大し、HBM2を4スタック使った。この構成では、インタポーザサイズが1,600平方mm前後必要になると見られる。つまり、Voltaは、GPUダイがマスクの限界であると同時に、インタポーザもCoWoS2の限界となっている。二重に限界まで使っているのがVoltaだ。
NVIDIA GPUとインタポーザサイズ
NVIDIAが公開したGV100
また、TSMCはVLSIシンポジウムで、今年中にCoWoS2によって6個のHBM2スタックを搭載した製品が登場すると発表した。GPU以外でもHBM2を使う大型ダイが浸透しつつある。
HBM2が6スタックも可能に
右上がPascal右下が6スタックを使う例。左はインタポーザウェハ上でのCoWoSの製造工程
ちなみに、2015年にAMDが発売した初のHBM採用GPU「Radeon R9 Fury(Fiji)」は、HBM1メモリを使ってインタポーザに載せているが、こちらはTSMCのパッケージ技術は使っていない。Fijiダイ自体はTSMCの28nmプロセス製造だが、台湾のパッケージベンダーASEがパッケージングを、台湾ファウンダリUMCがインタポーザを提供している。
TSMCはCoWoSとInFOによって、ファウンダリであるTSMCがパッケージングも取りこもうとしている。NVIDIAのCoWoS採用やAppleのInFO採用は、TSMCによるファウンダリ+パッケージングの垂直ソリューションの好例だ。
それに対して、AMDのFijiは、TSMCによる垂直型のパッケージングではなく、パッケージングを別ベンダーが提供する従来の水平分散モデルを取っている。
これは、AMDがFijiを開発した時点では、大型ダイのGPUへのHBM搭載はまだ模索状態で、パッケージベンダーとして実績のあるASEに助けを求めたためと言われている。ちなみに、Fijiも、1,010平方mmの拡大インタポーザを使っており、UMCがTSMCと類似のアプローチをとったと見られる。ただし、TSMCとは製造工程が異なると思われる。
AMDのFijiはUMC/ASEを採用
TSMCのCoWoSは、製造工程においてシリコンインタポーザのウェハのままで、ダイの積層などの工程をすべて行なってしまう。
ほとんどの工程が終わってから、ダイに切り分ける(ダイシング)。それに対して、インタポーザを切り分けてから積層やバンプ接続などの工程を行なう方法があり、「CoCoS(Chip-On-Chip-On-Substrate)」と呼ばれる。FijiはCoCoSで製造されているとTSMCは説明する。
また、TSMCは、自社のCoWoSが技術的にCoCoSよりも有利であると説明する。簡単に言えば、同じようにHBM2を使っていても、パッケージ技術によって差が出るとTSMCは主張している。
具体的には、CoWoSでは、GPUダイとHBM2スタックのベースロジックダイの間を極めて近接して配置できるという。
VLSIシンポジウムでは、TSMCはCoCoSよりもCoWoSのほうがデータ転送の信号品質やロス、電力消費のいずれの面でも優れると説明した
HBM2世代の巨大GPUに最適化したCoWoS2
面積が大きなインタポーザの難点の1つは、メカニカルなストレスに弱いことだ。極めて薄いインタポーザ上に積層したHBM2などを積むため、ゆがみやすい。
この問題は、NVIDIAが、昨年の半導体カンファレンス「Semicon West」で指摘していた。ただ、NVIDIAはこれをシステムレベルのマテリアルとプロセスの最適化によって解決できると説明している。
曲がるインタポーザ
ストレスがかかる場所
VLSIシンポジウムでは、TSMCから最適化の方法などが明らかにされた。ポイントはGPUダイとHBM2スタックという異なる種類のダイ/スタックの高さを揃えること。同厚に揃えることで、ヒートスプレッダからのストレスを均等に分散する。TSMCはこれを「Encapsulation(カプセル化)」と呼んでいる。
HBM2のスタックは、8Hi(8ダイの積層)を見越して720μmに揃えられている。GPU側もその厚さに厳密に合わせると見られる。これによって、信頼性と排熱がより向上する。
GPUとHBM2スタックの高さが揃っているGP100
VLSIシンポジウムで説明されたEncapsulation
Encapsulationによってストレスが解消される
720μmのHBM2の厚さにホストダイも合わせる
NVIDIA GPUが採用したHBM2は、最初のHBM1に対してデータ転送レートが最大2倍の2Gtps(Giga transfer per second)にまで上がる。
また、8個のダイを積層する8Hiも可能になる。そのため、信頼性や信号品質が重要となる。TSMCはCoWoSではその点も強味があるとしている。
高速化と大容量化したHBM2
CoWoSの利点 』
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GPUモジュールも将来はウェハサイズに。第2世代の「SoW」をTSMCが開発中
https://pc.watch.impress.co.jp/docs/column/semicon/2035515.html







『福田 昭2025年7月31日 10:07
第2世代のウェハサイズパッケージ「SoW-X」の平面図と断面構造図。TSMCが2025年6月11日に配布した報道機関向け資料から抜粋したもの
TSMCはこのほど、直径が約300mmと巨大なシリコンウェハあるいは同じサイズの円板状キャリアにシステムを集積する超大型パッケージング技術「システム・オン・ウェハ(SoW: System on Wafer)」の「第2世代品」を開発していることと、その技術概要を公表した。
SoWは、ミニダイ(チップレット)やチップレットの積層モジュール、メモリモジュール、電源モジュール、入出力、放熱プレートなどを直径が約300mmと巨大な円板状キャリアの両面に搭載する。
ミニダイやメモリなどは再配線層(RDL)を通じて高密度かつ近距離で相互に接続し、超広帯域の信号伝送を実現する。
直径が約300mmの円板という形状とサイズは、半導体製造装置がごく普通に扱う形状とサイズでもある。
このため、半導体製造の要素技術を適用しやすい。既存の製造装置をベースにしたカスタマイズが比較的容易というメリットもある。
TSMCはSoWの第1世代品「InFO_SoW」を2019年に開発し、量産を始めた。
この第1世代品を同社は、「InFO_(Integrated Fan-Out、基本的にはFO-WLPと同じ)」技術のRDLサイズを、直径が約300mmの円板に拡大したパッケージング技術と位置付けていた。
第1世代品InFO_SoWの技術概要と応用事例は、本コラムの前回で解説した。ご興味のある方は参照されたい。関連記事
【福田昭のセミコン業界最前線】スケールが桁違い。TSMCが注力する超大規模高速パッケージ「SoW」とは
第1世代品はロジック、第2世代品はロジックとメモリを集積
本コラムの前回末尾でも述べたように、TSMCはSoWの第1世代品を「SoW-P」に改称するともに、第2世代品を「SoW-X(eXtreme)」と名付けた。
同社は2025年5月下旬に米国で開催されたパッケージング技術の国際学会ECTC 2025で、SoW-Pは主要回路としてSoCだけを300mmウェハサイズに集積する技術であるのに対し、SoW-Xは主要回路としてSoCとHBMを混載する異種集積(ヘテロジニアス・インテグレーション)技術だと口頭で説明していた。
SoW-P(InFO-SoW)とSoW-X(eXtreme)の平面図。SoW-P(InFO-SoW)は 2020年6月に開催された国際学会「ECTC 2020」でTSMCが発表した論文から抜粋したもの。
SoW-X(eXtreme)は2025年6月11日にTSMCが配布した報道機関向け資料から抜粋したもの
第2世代品は高性能パッケージ「CoWoS」の発展形
もう1つの大きな違いは、第1世代品がInFO技術の大型化であるのに対し、第2世代品は高性能パッケージ「CoWoS(Chip on Wafer on Substrate)」を大型化したものであることだ。
CoWoSでは、パッケージ基板(樹脂基板)とシリコンダイ(マルチチップ)の間に別の基板(中間基板またはインタポーザと呼ばれる)を挟む。
RDLはビア径/間隔と配線幅/間隔がパッケージ基板よりもはるかに小さい。
隣り合うチップの間隔を大幅に短くするとともに、入出力配線の密度を大きく高められる。
単位長当たりのデータ転送速度が著しく上昇する。
CoWoSの中間基板には当初、シリコン基板(Siインタポーザ)が選ばれた。
シリコンの中間基板はシリコンダイと熱膨張率がほぼ同じなので、温度変化による歪みが原理的には起こらない(実際には製造工程に工夫が必要)。
CoWoSの初期製品は2012年に登場した。
FPGAの大手メーカー2社が、FPGAのマルチチップモジュールに採用した。
たとえば1つはFPGAの同じダイ4枚をSiインタポーザ上に近接配置したモジュール、もう1つはFPGAのダイ1枚とメモリのダイ1枚をSiインタポーザ上に近接配置したモジュールである。
Siインタポーザの面積は最大775平方mmで、ArFスキャナの露光領域858平方mmにかなり近い。1枚のマスク(レチクル)で露光できるギリギリのサイズだとも言える。
CoWoSの巨大化を牽引したブレークスルー「スティッチング」
CoWoSの実質的な普及は2016年の第2期から始まったと言えよう。
ArFスキャナの露光領域858平方mmを超える、巨大なSiインタポーザを量産できるようになったことが大きい。
GPU大手のNVIDIAが大規模GPU「GP100」のパッケージにSiインタポーザ技術を採用したのだ。
GPUチップGP100を1個と、HBM2モジュールを4個、Siインタポーザに混載した。Siインタポーザの面積は1,160平方mmである。
Siインタポーザ1枚の製造には2枚のマスクを使う。
マスクで露光する長方形領域の1辺をわずかに重ねてつなぐことにより、マスク1枚の露光面積をはるかに超える大きさのSiインタポーザを作る。
このつなぎ合わせ技術は「スティッチング(Stitching)」と呼ばれる。
2枚のマスクを使うことで、理論的には1,700平方mm近い大きさのSiインタポーザを製造できる。
関連記事
【後藤弘茂のWeekly海外ニュース】NVIDIAの巨大GPUを支えるTSMCのインタポーザ技術
スティッチングの開発と改良により、レチクルの3.3倍もの面積に達するSiインタポーザが2023年には製造可能になった(Siインタポーザ当たりで4枚のマスクを使って回路パターンをつなぐ)。
しかしこの段階で、Siインタポーザのこれ以上の拡大は難しくなりつつあった。
インタポーザのコアであるシリコンの材料コストとシリコン貫通ビア(TSV)の製造コストが、インタポーザのサイズ拡大とともに増加し、顧客にとって許容が難しくなってきた。
レチクルの3.3倍でSiインタポーザの大型化は限界にそこでシリコンよりもコストの低い有機樹脂をコアに選択したインタポーザがCoWoSに使われるようになってきた。このCoWoS技術は大別すると3種類ある。
1つはRDLをインタポーザとする「CoWoS-R」、もう1つは「ローカルシリコンインターコネクト(LSI: Local Silicon Interconnect)」と呼ぶシリコンの小片(ブリッジ)を樹脂コアに埋め込む「CoWoS-L」、3番目はLSIとRDLを組み合わせた「CoWoS-L/R」である。
なおSiインタポーザを採用した従来のCoWoSは、最近では区別のために「CoWoS-S」と呼称が変更されている。
高性能パッケージCoWoSの開発ロードマップ。インタポーザの拡大によって大規模かつ高性能なシステムを実現する。2024年12月に開催された国際学会IEDMのショートコースでTSMCが講演したスライドから
高性能GPUメーカーNVIDIAのGPU(AIアクセラレータ)製品とプロセス技術ノード、CoWoS技術、消費電力などの推移。2024年12月に開催された国際学会IEDMのショートコースでTSMCが講演したスライドから
CoWoS-Rの量産は、中間基板がレチクルの1.4倍と小さめのサイズから始まった。
続いてレチクルの3.3倍と、CoWoS-Sと同じ大きさの中間基板を使うCoWoS-L/Rを開発して量産を始めた。
この段階でCoWoS-Sは開発ロードマップから消え、CoWoS-L/RまたはCoWoS-Lによって中間基板のサイズを拡大する開発ロードマップに換わった。
CoWoSからSoWへ
2024年12月時点でのCoWoS技術の開発ロードマップは、2025年~2026年にレチクルの5.5倍と大きな中間基板を備えるCoWoS-L/Rを開発し、2026年~2027年にレチクルの8倍を超える巨大な中間基板を備えるCoWoS-Lを開発する計画となっている。
そして2025年6月11日にTSMCが配布した報道機関向け資料では、CoWoS技術の開発ロードマップは以下のようになっていた。
始めは中間基板がレチクルの3.3倍となるCoWoSである。2個のSoCと8個のHBMモジュールを中間基板に搭載した。パッケージの大きさは80mm角である。
次に中間基板をレチクルの5.5倍に拡大したCoWoSを開発する。シリコンダイを3次元積層したSoIC(System on Integrated Chips)を2つ、それから12個のHBMモジュール、2個の入出力回路(IO)を中間基板に載せる。パッケージの大きさは100mm角である。
その次は、中間基板をレチクルの9.5倍に拡大したCoWoSを開発する。シリコンダイを3次元積層したSoICを4つ、それから12個のHBMモジュールを中間基板に載せる。パッケージ基板の大きさは120×150mmに達する。
このCoWoSが、2024年12月時点での開発ロードマップで示された「レチクルの8倍を超える巨大な中間基板を備えるCoWoS-L」に相当するとみられる。
CoWoS技術の開発ロードマップとSoW-X技術への移行。TSMCが2025年6月11日に配布した報道機関向け資料から抜粋したもの
そしてレチクルの9.5倍に中間基板を拡大したCoWoSの次に考えられているのが、300mmウェハ全体から1個のシステムモジュールを切り出すSoWである。
基本単位(ユニット)は中間基板をレチクルの5.5倍に拡大したCoWoSで、ロジックを2つと12個のHBMで構成する(基本ユニットを構成するロジックの数とHBMの数は変わる可能性がある)。
基本ユニットを2次元マトリクス状に配置して相互に接続し、大規模化と高性能化、性能あたりの消費電力低減を鼎立させる。
上下分離のRDLと3種類のシリコンブリッジを駆使
パッケージング技術の国際学会ECTC 2025でTSMCが公表したSoW-X技術は、CoWoS-L技術をベースとする。
基本ユニットは1個のASIC(ロジック)とその両隣に5個のHBMを配置したサブモジュールである。
原理的にはHBMの最大数は6個なのだが、放熱部を含めたシステム全体を貫通して固定する柱(ピラー)が必要なため、HBM1個分の領域が柱の孔開け用となっている。
中間基板は上部(シリコンリコンダイ側)にフロントサイドRDL(FSRDL)、中央部に樹脂コア(および樹脂貫通電極(TIV: Through Insulator Via))とローカルシリコンインターコネクト、下部にバックサイドRDL(BSRDL)で構成した。BSRDLの下側には定電圧モジュール(VRM)と入出力回路(コネクタを含む)を配置している。
SoW-P(InFO-SoW、左下)とSoW-X(右上)のRDL。SoW-P(InFO-SoW)は 2020年6月に開催された国際学会ECTC 2020でTSMCが発表した論文から。この図ではRDL部分の詳細を略しているとみられる。SoW-Xは2025年5月下旬に米国で開催された国際学会ECTC 2025で同社が発表した論文から
FSRDLの配線層数はASICが6層、HBMが9層とかなり多い。
なおHBMは、「HBM4」以降の世代を想定している。
BSRDLの配線層数は信号用が5層、電源用が3層である。バックサイドRDLの信号用配線は長い距離(HBMの下をくぐってASIC間を結ぶ)を伝送するので、特性インピーダンスを90Ωに揃えるとともに差動伝送方式を採用した。
ローカルシリコンインターコネクトは3種類。1つは隣接するASIC間の接続用(D2D)、もう1つはASICとHBMの接続用(D2M)、3番目はシリコンキャパシタ兼TSV(Through Silicon Via)用である。
SoW-Xのフロアプラン。2025年5月下旬に米国で開催された国際学会ECTC 2025でTSMCが発表した論文から
PCIe接続のクラスタに比べ、消費電力当たりの性能は65%向上
1個のASICとその両隣に合計5個のHBMを配置したサブモジュール(基本ユニット)を4×4の行列状に配置し、SoW-Xのモジュールを構成した。モジュールのサイズは横方向(水平方向)が218mm、縦方向(垂直方向)が190mmである。レチクルサイズに換算すると約48倍となる。
このSoW-Xを、レチクルサイズの5.5倍のCoWoS-Lモジュール(2個のASICと12個のHBMで構成)、および、8個のCoWoS-LモジュールをPCIe接続でクラスタ化したシステム(16個のASICと96個のHBMで構成)と比較した。
クラスタ化とSoW-X化で比較すると、消費電力当たりの性能はSoW-Xが約65%高い。ただしCoWoS-Lモジュール単体に比べると、消費電力当たりの性能は27%低下する。
なおSoW-X全体の消費電力は17kWに達する。水冷による放熱を想定しており、ECTC 2025ではその点についても言及していた。水冷方式の放熱プレートはASICおよびHBMの上に配置する。
CoWoS-Lモジュールとクラスタ化(PCIe接続)、SoW化の比較。2025年5月下旬に米国で開催された国際学会ECTC 2025でTSMCが発表した論文から、筆者が和訳および編集したもの
SoW-Xの実用化時期は2027年とされる。技術的に困難な課題は今のところあまりなく、高額と見られる製造コストを顧客が受け入れられるかどうかだろう。
問題はむしろ、この後だ。中間基板の寸法拡大による大規模化と高性能化は、ウェハサイズで限界に達したように見える。その先はパネルサイズなのか、ウェハ積層なのか、それとも別の手法なのか。行方を見守りたい。』